EDA技术实用教程

第1章 概述
1.1 EDA技术及其发展
1.2 EDA技术实现目标
1.3 硬件描述语言VHDL
1.4 VHDL综合
1.5 基于VHDL的自顶向下设计方法
1.6 EDA与传统电子设计方法的比较
1.7 EDA的发展趋势
习题
第2章 EDA设计流程及其工具
2.1 FPGA／CPLD设计流程
2.1.1 设计输入(原理图／HDL文本编辑)
2.1.2 综合
2.1.3 适配
2.1.4 时序仿真与功能仿真
2.1.5 编程下载
2.1.6 硬件测试
2.2 ASIC及其设计流程
2.2.1 ASIC设计方法
2.2.2 一般ASIC设计的流程
2.3 常用EDA工具
2.3.1 设计输入编辑器
2.3.2 HDL综合器
2.3.3 仿真器
2.3.4 适配器(布局布线器)
2.3.5 下载器(编程器)
2.4 MAX+plusII概述
2.5 IP核
习题
第3章 FPGA／CPLD结构与应用
3.1 概述
3.1.1 可编程逻辑器件的发展历程
3.1.2 可编程逻辑器件的分类
3.2 简单PLD原理
3.2.1 电路符号表示
3.2.2 PROM
3.2.3 PLA
3.2.4 PAL
3.2.5 GAL
3.3 CPLD结构与工作原理
3.4 FPGA结构与工作原理
3.4.1 查找表
3.4.2 FLEX10K系列器件
3.5 FPGA／CPLD测试技术
3.5.1 内部逻辑测试
3.5.2 JTAG边界扫描测试
3.6 FPGA／CPLD产品概述
3.6.1 Lattice公司CPLD器件系列
3.6.2 Xilinx公司的FPGA和CPLD器件系列
3.6.3 Altera公司FPGA和CPLD器件系列
3.6.4 Altera公司的FPGA配置方式与器件系列
3.7 CPLD和FPGA的编程与配置
3.7.1 CPLD的ISP方式编程
3.7.2 使用PC并行口配置FPGA
3.7.3 用专用配置器件配置FPGA
3.7.4 使用单片机配置FPGA
习题
实验
第4章 原理图输入设计方法
4.1 1位全加器设计向导
4.1.1 基本设计步骤
4.1.2 设计流程归纳
4.1.3 补充说明
4.2 2 位十进制数字频率计设计
4.2.1 设计有时钟使能的两位十进制计数器
4.2.2 频率计主结构电路设计
4.2.3 测频时序控制电路设计
4.2.4 频率计顶层电路设计
4.2.5 设计项目的其他信息和资源配置
4.3 参数可设置LPM兆功能块
4.3.1 基于LPM COUNTER的数控分频器设计
4.3.2 基于LPM ROM的4位乘法器设计
4.4 波形输入设计方法
习题
实验
第5章 VHDL设计初步
5.1 多路选择器VHDL描述
5.1.1 2选1多路选择器的VHDL描述
5.1.2 VHDL相关语句说明
5.1.3 VHDL设计的基本概念和语句小节
5.2 寄存器描述及其VHDL语言现象
5.2.1 D触发器的VHDL描述
5.2.2 D触发器VHDL描述的语言现象说明
5.2.3 实现时序电路的VHDL不同表达方式
5.2.4 异步时序电路设计
5.2.5 VHDL设计基本概念和语言现象小节
5.3 1位二进制全加器的VHDL设计
5.3.1 半加器描述和CASE语句
5.3.2 全加器描述和例化语句
5.4 VHDL文本输入设计方法初步
5.4.1 编辑输入并保存VHDL源文件
5.4.2 将当前设计设定为工程
5.4.3 选择VHDL文本编译版本号和排错
5.4.4 时序仿真
5.4.5 硬件测试
习题
实验
第6章 VHDL设计进阶
6.1 4位加法计数器的VHDL描述
6.1.1 4位加法计数器
6.1.2 整数、自然数和正整数数据类型
6.1.3 4位加法计数器的另一种表达方式
6.2 不同工作方式的时序电路设计
6.2.1 相关语法
6.2.2 带有复位和时钟使能的10进制计数器
6.2.3 带有并行置位的移位寄存器
6.3 数据对象DATA OBJECTS
6.3.1 常数(CONSTANT)
6.3.2 变量(VARIABLE)
6.3.3 信号(SIGNAL)
6.3.4 进程中的信号与变量赋值语句
6.4 双向电路和三态控制电路设计
6.4.1 三态门设计
6.4.2 双向端口设计
6.4.3 三态总线电路设计
6.4.4 顺序条件语句IF语句
6.5 进程语句结构
6.5.1 进程语句格式
6.5.2 PROCESS组成
6.5.3 进程要点
6.6 仿真延时
6.6.1 固有延时
6.6.2 传输延时
6.6.3 仿真
习题
实验
第7章 有限状态机设计
7.1 一般有限状态机的设计
7.1.1 用户自定义数据类型定义语句
7.1.2 为什么要使用状态机
7.1.3 一般有限状态机的设计
7.2 Moore型有限状态机的设计
7.2.1 三进程有限状态机
7.2。2 单进程Moore型有限状态机
7.3 Mealy型有限状态机的设计
7.4 状态编码
7.4.1 状态位直接输出型编码
7.4.2 顺序编码
7.4.3 一位热码编码(One—hot encoding)
7.5 状态机剩余状态处理
习题
实验
第8章 VHDL结构与要素
8.1 实体
8.1.1 实体语句结构
8.1.2 GENERIC类属说明语句
8.1.3 类属映射语句
8.1.4 PORT(端口)说明
8.2 结构体
8.3 子程序(SUBPROGRAM)
8.3.1 函数(FUNCTION)
8.3.2 重载函数(OVERLOADED FUNCTION)
8.3.3 过程(PROCEDURE)
8.3.4 重载过程(OVERLOADED PROCEDURE)
8.4 VHDL库
8.4.1 库的种类
8.4.2 库的用法
8.5 VHDL程序包
8.6 配置
8.7 VHDL文字规则
8.7.1 数字
8.7.2 字符串
8.7.3 标识符
8.7.4 下标名
8.8 数据类型
8.8.1 VHDL的预定义数据类型
8.8.2 IEEE预定义标准逻辑位与矢量
8.8.3 其他预定义标准数据类型
8.8.4 数组类型
8.9 VHDL操作符
8.9.1 逻辑操作符
8.9.2 关系操作符
8.9.3 算术操作符
8.10 LPM的VHDL文本方式调用
8.10.1 AD采样系统顶层电路设计
8.10.2 编辑LPM FIFO设计实体
8.10.3 LPM FIFO定制文件仿真测试
8.10.4 AD FIFO系统实现
8.10.5 双口RAM定制
习题
实验
第9章 VHDL基本语句
9.1 顺序语句
9.1.1 赋值语句
9.1.2 IF语句
9。1.3 CASE语句
9.1.4 LOOP语句
9。1.5 NEXT语句
9.1.6 EXIT语句
9.1.7 WAIT语句
9.1.8 子程序调用语句
9.1.9 返回语句(RETURN)
9.1.10 空操作语句(NULL)
9.2 VHDL并行语句
9.2.1 并行信号赋值语句
9.2.2 块语句结构(BLOCK)
9.2.3 并行过程调用语句
9.2.4 元件例化语句
9；2.5 生成语句
9.3 属性描述与定义语句
习题
实验
第10章 设计优化和设计方法
10.1 面积优化
10.1.1 资源共享
10.1.2 逻辑优化
10.1.3 串行化
10.2 速度优化
10.2.1 流水线设计
10.2.2 寄存器配平
10.2.3 关键路径法
10.3 使用MAX+plusII优化设计
10.3.1 全局逻辑综合选项
lo.3.2 时间需求选项
10.3.3 打包(Clique)
10.3。4 局部逻辑综合选项
10.3.5 Probe的使用
10.4 其他设置
10.4.1 Slow Slew Rate设置
10.4.2 EPC系列配置器件设置与编程
10.4.3 编程文件转换
10.4.4 MAX+plusII在Windows 2000上的安装设置
习题
实验
第11章 EDA工具软件接口
11.1 EDA软件接口流程
11.2 Synplift 与MAX+plusII的接口
11.3 Synplify与ispEXPERT Compiler的接口
11.4 ModelSim与MAX+plusII的接口
11.5 从MAX+plusII向QuartusII转换
习题
实验
第12章 电子系统设计实践
12.1 等精度频率计设计
12.1.1 主系统组成
12.1.2 测频原理
12.1.3 FPGA／CPLD开发的VLDL设计
12.2 高速A／D采样控制设计
12.3 VGA图像显示控制器设计
12.4 直接数字合成器(DDS)设计
12.5 使用IP Core设计FIR滤波器
12.6 通用异步收发器(UART)设计
习题
实验
附录 EDA实验开发系统使用介绍
参考文献