CPLD/FPGA高级应用开发指南

第1章可编程逻辑器件与EDA技术
1.1可编程逻辑器件及其特征
1.1.1简单PLD
1.1.2CPLD
1.1.3FPCA
1.1.4门阵列
1.1.5标准单元法
1.2PPGA的应用及设计要求
1.2.1FPGA的应用
1.2.2FPGA设计要求
1.3EDA技术简介及软件
1.3.1EDA技术
1.3.2PPGA开发用的软件
1.4因特网上的PPCA及其他资源
1.5小结
第2章XilinxCPLD系列产品
2.1XC9500系列产品
2.1.1简介
2.1.2器件结构
2.2CoolRunner-II系列产品
2.2.1简介
2.2.2器件结构
2.2.3设计技巧
2.3小结
第3章XilinxFPGA系列产品
3.1Spanan-IIE系列产品
3.1.1概述
3.1.2器件结构
3.2Virtex-II系列产品
3.2.1概述
3.2.2器件结构
3.3Virtex-IIPro系列产品
3.3.1概述
3.3.2器件结构
3.4小结
第4章XilinxISE应用基础
4.1ISE设计流程
4.1.1设计输入
4.1.2功能仿真
4.1.3综合
4.1.4实现
4.1.5时序仿真
4.1.6下载配置
4.2ISE基本设计工具
4.2.1ArchitectureWizard
4.2.2PACE
4.2.3内核生成器(CORECenerator)
4.2.4iMPACT
4.2.5PROMFileFormatter
4.3小结
第5章FPGA高级设计技巧(一)——ISE高级工具
5.1F1oorplanner
5.1.1概述
5.1.2F100rplanner使用说明
5.2FPCAEditor
5.2.1概述
5.2.2FPCAEditor使用说明
5.3XPower
5.3.1概述
5.3.2XPower使用说明
5.4ChipScope
5.4.1概述
5.4.2Chipscope使用说明
5.5小结
第6章FPGA高级设计技巧(二)——约束与配置
6.1约束设计
6.1.1概述
6.1.2时序约束
6.1.3其他重要的约束参数
6.1.4UCF文件和ConstrmntEdjtor
6.2配置设计
6.2.1概述
6.2.2下载配置模式
6.2.3CPLD下载配置设计
6.2.4FPGA下载配置设计
6.2.5Virtex-II系列器件下载配置设计
6.3小结
第7章FPGA高级设计技巧(三)——时钟与RAM
7.1时钟设计技巧
7.1.1全局时钟网络
7.1.2数字延迟锁相环(DLL)
7.1.3数字时钟管理器(DCM)
7.2B1ockRAM设计技巧
7.2.1B1cokRAM设计基础
7.2.2B1ockRAM设计说明
7.3小结
第8章FPGA设计仿真验证——ModelSim
8.1数字电路设计的仿真验证
8.1.1仿真验证基本概念
8.1.2Testbench基本概念
8.1.3Teatbench设计提示
8.1.4Te8tbench设计示例
8.2ModelSim应用说明
8.2.1ModelSim基本命令
8.2.2ModelSim应用说明
8.3小结
第9章基于Synplify的FPGA综合设计
9.1Synplify和SynplifyPro概述
9.1.1选择SynplifyPro的原因
9.1.2PPGA设计流程
9.1.3SynplifyPro界面
9.2SynplifyPro使用入门
9.2.1建立一个工程
9.2.2编译
9.2.3设置Xilinx约束
9.2.4设置与Xilinx器件有关的选项
9.2.5执行综合
9.3综合报告的解析
9.4时序修正
9.5VerilogHDL的设计风格
9.5.1在编写代码之前的准备工作
9.5.2可综合的VerilogHDL风格
9.5.3VerilogHDL代码风格
9.5.4程序员提示
9.6小结
第10章嵌入式系统的软硬件设计
10.1嵌入式系统的结构
10.1.1CISC结构
10.1.2RISC结构
10.2系统的软硬件协同设计
10.3设计重用与基于平台的设计
10.4软硬件协同设计的方法
10.5以太网桥的设计实例
10.5.1以LOTOS为基础的协同设计
10.5.2要设计的以太网桥
10.5.3实例的具体分析
10.5.4结果分析
10.6小结
第11章嵌入PovverPC的平台FPGA软硬件设计
11.1PowerPC405内部结构和外部接口
11.1.1PowerPC405内部结构
11.1.2PowerPC405外部接口
11.2EDK应用说明
11.2.1系统描述文件
11.2.2EDK开发流程
11.3嵌入PowerPC的平台FPGA设计
11.3.1嵌入PowerPC的平台FPCA设计
11.3.2嵌入PowerPC的平台PPCA设计实例
11.4小结
第12章XilinxFPGA在数字信号处理领域的应用
12.1SystemGenerator基础
12.1.1系统级建模
12.1.2DSP的设计流程
12.1.3算术数据类型
12.1.4硬件握手
12.1.5按位和按周期对齐的建模
12.2软件使用基础
12.2.1一般设计步骤
12.2.2Simulink系统周期与硬件时钟频率
12.2.3同步机制
12.2.4创建高性能设计的提示
12.2.5LogiCORE
12.2.6自动创建的文件
12.3积分的例子
12.3.1Simulink建模
12.3.2VHDL等文件的生成
12.3.3ModelSim仿真
12.3.4SynplifyPro综合
12.3.5翻译.映射.布局布线
12.4自编写VHDL的例子
12.4.1计数器的VHDL代码
12.4.2创建计数器的Simulink仿真模型
12.4.3计数器例子的文件
12.4.4运行SystemCenerator
12.4.5计数器的仿真和综合
12.5自编写VerilogHDL的例子
12.5.1计数器的VerilogHDL代码
12.5.2创建计数器的Simulink仿真模型
12.5.3计数器例子的文件
12.5.4运行SystemCenerator
12.5.5计数器的仿真和综合
12.6小结
附录AIC和FPGA设计新手必读
A.1引言
A.2硬件描述语言的诞生及电子设计自动化工具的发展
A.3各种EDA工具介绍与自动化设计流程之关系
A.3.1系统规范制定(DenneSpecification)
A.3.2设计描述(DesignDescription)
A.3.3功能验证(FunctionVerification)
A.3.4逻辑电路综合(LogicSynthesis)
A.3.5逻辑门级的电路功能验证(Gate-LevelNetlistVerification)
A.3.6布局与布线(P1aceandRouting)
A.3.7布线后的电路功能验证(PostLayoutVerification)
A.4结论
附录BVerilogHDL与VHDL的比较
1.VHDL
2.VerilogHDL
3.两种语言的描述层次
4.1995年HDL的使用情况
5.VHDL与VerilogHDL在各方面的比较
附录CVirtex-II和Spartan-II的管脚
附录D实验指导
实验1ISE应用基础
实验目的
实验内容
实验说明
实验步骤
实验2ModelSim应用基础
实验目的
实验内容
实验说明
实验步骤
实验3Synplify的设计实例
实验目的
实验内容
实验说明
实验步骤
实验4基于PowerPC405的FPCA设计实例
实验目的
实验内容
实验说明
实验提示
实验步骤
实验5SystemGenerator的设计实例
实验目的
实验内容
实验说明
积分实验步骤
VHDL步骤
VerilogHDL步骤
附录EIC和FPGA专业术语的中英文对照
附录FXilinxFPGA支持的IP列表
参考资料