Altera FPGA/CPLD设计（高级篇）

第1章 可编程逻辑设计指导原则 11.1 可编程逻辑基本设计原则 11.1.1 面积和速度的平衡与互换原则 11.1.2 硬件原则 111.1.3 系统原则 131.1.4 同步设计原则 171.2 可编程逻辑常用设计思想与技巧 191.2.1 乒乓操作 191.2.2 串并转换 211.2.3 流水线操作 221.2.4 异步时钟域数据同步 231.3 Altera推荐的Coding Style 271.3.1 Coding Style的含义 271.3.2 结构层次化编码（Hierarchical Coding） 271.3.3 模块划分的技巧（Design Partitioning） 291.3.4 组合逻辑的注意事项 301.3.5 时钟设计的注意事项 331.3.6 全局异步复位资源 391.3.7 判断比较语句case和if...else的优先级 391.3.8 使用Pipelining技术优化时序 401.3.9 模块复用与Resource Sharing 401.3.10  逻辑复制 421.3.11  香农扩展运算 441.3.12  信号敏感表 461.3.13  状态机设计的一般原则 471.3.14  Altera Megafunction资源的使用 491.3.15  三态信号的设计 491.3.16  加法树的设计 501.4 小结 521.5 问题与思考 52第2章 Altera器件高级特性与应用 532.1 时钟管理 532.1.1 时序问题 532.1.2 锁相环应用 602.2 片内存储器 692.2.1 RAM的普通用法 692.2.2 RAM用做移位寄存器 732.2.3 RAM实现固定系数乘法 742.3 数字信号处理 752.3.1 DSP块资源 752.3.2 工具支持 792.3.3 典型应用 792.4 片外高速存储器 802.4.1 存储器简介 802.4.2 ZBT SRAM接口设计 832.4.3 DDR SDRAM接口设计 852.4.4 QDR SRAM接口设计 992.4.5 DDR2、QDR II和RLDRAM II 1002.4.6 软件支持和应用实例 1002.5 高速差分接口和DPA 1022.5.1 高速差分接口的需求 1022.5.2 器件的专用资源 1022.5.3 动态相位调整电路（DPA） 1092.5.4 软件支持和应用实例 1122.6 高速串行收发器 1152.7 小结 1172.8 问题与思考 117第3章 LogicLock设计方法 1193.1 LogicLock设计方法简介 1193.1.1 LogicLock设计方法的目标 1203.1.2 LogicLock设计流程 1223.1.3 LogicLock设计方法支持的器件族 1223.2 LogicLock区域 1223.2.1 Region的类型与常用属性值 1233.2.2 Region的创建方法 1243.2.3 Region的层次结构 1293.2.4 指定Region的逻辑内容 1303.3 LogicLock的约束注意事项 1323.3.1 约束优先级 1323.3.2 规划LogicLock区域 1333.3.3 向LogicLock区域中布置器件特性 1333.3.4 虚拟引脚（Virtual Pins） 1343.4 反标注布线信息 1353.4.1 导出反标注布线信息 1363.4.2 导入反标注布线信息 1383.5 LogicLock设计方法支持的Tcl Scripts 1383.6 Quartus II基于模块化的设计流程 1393.7 小结 1493.8 问题与思考 149第4章 时序约束与时序分析 1514.1 时序约束与时序分析基础 1514.1.1 周期与最高频率 1524.1.2 利用Quartus II工具分析设计 1544.1.3 时钟建立时间 1574.1.4 时钟保持时间 1584.1.5 时钟输出延时 1584.1.6 引脚到引脚的延迟 1594.1.7 Slack 1594.1.8 时钟偏斜 1604.1.9 Quartus II 时序分析工具和优化向导 1604.2 设置时序约束的常用方法 1614.2.1 指定全局时序约束 1624.2.2 指定个别时钟约束 1664.3 高级时序分析 1744.3.1 时钟偏斜 1744.3.2 多时钟域 1764.3.3 多周期约束 1764.3.4 伪路径 1834.3.5 修正保持时间违例 1854.3.6 异步时钟域时序分析 1864.4 最小化时序分析 1874.5 使用Tcl工具进行高级时序分析 1884.6 小结 1894.7 问题与思考 189第5章 设计优化 1915.1 解读设计 1915.1.1 内部时钟域 1925.1.2 多周期路径和伪路径 1935.1.3 I/O接口的时序要求 1945.1.4 平衡资源的使用 1945.2 设计优化的基本流程和首次编译 1955.2.1 设计优化基本流程 1955.2.2 首次编译的约束和设置 1965.2.3 查看编译报告 1985.3 资源利用优化 2005.3.1 设计代码优化 2015.3.2 资源重新分配 2015.3.3 解决互连资源紧张的问题 2035.3.4 逻辑综合面积优化 2035.3.5 网表面积优化 2075.3.6 寄存器打包 2095.3.7 Quartus II中的资源优化顾问 2115.4 I/O时序优化 2115.4.1 执行时序驱动的编译 2115.4.2 使用IOE中的触发器 2125.4.3 可编程输入输出延时 2155.4.4 使用锁相环对时钟移相 2175.4.5 其他I/O时序优化方法 2185.5 最高时钟频率优化 2195.5.1 设计代码优化 2195.5.2 逻辑综合速度优化 2255.5.3 布局布线器设置 2275.5.4 网表优化和物理综合 2285.5.5 使用LogicLock对局部进行优化 2335.5.6 位置约束、手动布局和反标注 2345.5.7 Quartus II中的时序优化顾问 2355.6 使用DSE工具优化设计 2365.6.1 为什么需要DSE 2365.6.2 什么是DSE，如何使用 2365.7 如何减少编译时间 2385.8 设计优化实例 2395.9 小结 2425.10  问题与思考 243第6章 Altera其他高级工具 2456.1 命令行与Tcl脚本 2456.1.1 命令行脚本 2466.1.2 Tcl脚本 2506.1.3 使用命令行和Tcl脚本 2546.2 HardCopy流程 2556.2.1 结构化ASIC 2556.2.2 HardCopy器件 2586.2.3 HardCopy设计流程 2606.3 基于Nios II处理器的嵌入式系统设计 2636.3.1 Nios II处理器系统 2636.3.2 Avalon交换结构 2666.3.3 使用SOPC Builder构建系统硬件 2696.3.4 Nios II IDE集成开发环境 2726.3.5 Nios II系统典型应用 2786.4 DSP Builder工具 2816.4.1 DSP Builder设计流程 2816.4.2 与SOPC Builder一起构建系统 2846.5 小结 2856.6 问题与思考 285第7章 FPGA系统级设计技术 2877.1 信号完整性及常用I/O电平标准 2877.1.1 信号完整性 2877.1.2 单端标准 2927.1.3 差分标准 2967.1.4 伪差分标准 2997.1.5 片上终端电阻 2997.2 电源完整性设计 3007.2.1 电源完整性 3007.2.2 同步翻转噪声 3017.2.3 非理想回路 3047.2.4 低阻抗电源分配系统 3077.3 功耗分析和热设计 3117.3.1 功耗的挑战 3117.3.2 FPGA的功耗 3117.3.3 热设计 3137.4 SERDES与高速系统设计 3157.4.1 SERDES的基本概念 3167.4.2 Altera Stratix GX和Stratix II中SERDES的基本结构 3197.4.3 典型高速系统应用框图举例 3247.4.4 高速PCB设计注意事项 3297.5 小结 3317.6 问题与思考 331附录  配套光盘使用说明 333