第1章 概述
1. 1 引言
1. 1. 1 集成电路产业的发展历程
1. 1. 2 摩尔定律
1. 1. 3 集成电路设计方法
1. 2 ASIC的概念
1. 2. 1 门阵列和标准单元(Gate Array and Standard Cell)
1. 2. 2 ASIC类型的选择
1. 3 ASIC开发流程
1. 3. 1 ASIC开发流程
1. 3. 2 预研阶段
1. 3. 3 顶层设计阶段
1. 3. 4 模块级详细设计阶段
1. 3. 5 模块实现阶段
1. 3. 6 子系统仿真阶段
1. 3. 7 系统仿真, 综合和版图设计前门级仿真阶段
1. 3. 8 后端版面设计阶段
1. 3. 9 版面设计后仿真/综合阶段
1. 3. 10 生产签字
1. 3. 11 测试硅片准备阶段
1. 3. 12 硅片测试阶段
1. 3. 13 小结
1. 4 中国集成电路发展现状
1. 4. 1 产业现状
1. 4. 2 市场需求预测
第2章 Verilog HDL硬件描述语言简介
2. 1 电子系统设计方法的演变过程
2. 2 硬件描述语言综述
2. 2. 1 什么是硬件描述语言(HDL)
2. 2. 2 为什么使用硬件描述语言
2. 2. 3 HDL的发展历史
2. 2. 4 HDL语言的主要特征
2. 2. 5 VerilogHDL与VHDL的比较
2. 2. 6 硬件描述语言的最新发展
2. 3 VerihgHDL的基础知识
2. 3. 1 程序结构
2. 3. 2 词法习俗
2. 3. 3 数据类型
2. 3. 4 运算符与表达式
2. 3. 5 控制结构
2. 3. 6 赋值语句
2. 3. 7 任务与函数结构
2. 3. 8 时序控制
2. 4 VerilogHDL的设计模拟与仿真
2. 4. 1 测试模块
2. 4. 2 编译指令
第3章 ASIC前端设计
3. 1 引言
3. 2 ASIC前端设计概念
3. 3 ASIC前端设计的工程规范
3. 3. 1 文档阶段的规范
3. 3. 2 编码阶段的规范
3. 3. 3 验证阶段的规范
3. 4 设计思想
3. 4. 1 层次化设计
3. 4. 2 串行设计
3. 4. 3 并行设计
3. 4. 4 流水线(Pipeline)设计
3. 5 结构设计
3. 5. 1 行为级综合
3. 5. 2 可测性设计
3. 6 同步电路
3. 6. 1 同步系统的优缺点
3. 6. 2 同步系统中的时钟分配网络
3. 7 ASIC前端设计基于时钟的划分
3. 8 同步时钟设计
3. 8. 1 同步时钟功能模块设计
3. 8. 2 有限状态机(FSM)的设计
3. 8. 3 先进先出队列(FIFO)的设计
3. 8. 4 仲裁器(Arbiter)的设计
3. 8. 5 存储器接口的一个简单设计实例
3. 8. 6 同步时钟设计总结
3. 9 ASIC异步时钟设计
3. 9. 1 异步时序的定义
3. 9. 2 亚稳态
3. 9. 3 同步策略
3. 9. 4 异步FIFO简介
3. 9. 5 异步时钟设计对逻辑的影响
3. 9. 6 异步时序设计总结
3. 10 小结
第4章 ASIC前端验证
4. 1 ASIC前端验证综述
4. 1. 1 功能验证
4. 1. 2 功能验证的目的. 作用及面临的主要问题
4. 1. 3 黑盒验证与白盒验证
4. 2 前端验证的一般方法
4. 2. 1 基于仿真的验证流程(Testcase Based Verification)
4. 2. 2 形式验证(Formal Verification)
4. 2. 3 基于命题的验证(Assertion Based Verification)
4. 3 testbench
4. 3. 1 行为级和寄存器传输级
4. 3. 2 结构化的testbench
4. 3. 3 总线功能模型
4. 4 参考模型(Reference Module)
4. 4. 1 什么是参考模型
4. 4. 2 参考模型的设计
4. 4. 3 SystemC
4. 4. 4 自动生成测试向量
4. 5 验证组件的整合与仿真
4. 6 小结
第5章 逻辑综合
5. 1 综合的原理和思想
5. 1. 1 综合简介
5. 1. 2. 寄存器传输级电路和门级电路
5. 2 可综合的代码的编写规范
5. 2. 1 if和case
5. 2. 2 针对较大时延的信号设计if和case语句
5. 2. 3 高性能的编写程序代码技术
5. 2. 4 一些设计的基本规则
5. 2. 5 应该注意的若干问题
5. 3 综合步骤
5. 3. 1 文件准备
5. 3. 2 选择和设置逻辑单元库
5. 3. 3 初始环境设置
5. 3. 4 设计文件读取和分析
5. 3. 5 设置约束条件
5. 3. 6 选择wireload模型
5. 3. 7 设置时钟
5. 3. 8 端口信号约束
5. 3. 9 选择综合优化策略
5. 3. 10 综合优化
5. 3. 11 时序分析
5. 4 综合的若干问题及解决
5. 4. 1 时序问题的解决
5. 4. 2 latch问题
5. 4. 3 不匹配(mismatch)
第6章 可测性技术
6. 1 可测性技术简介
6. 1. 1 可测性技术的产生
6. 1. 2 可测性技术的内涵
6. 1. 3 可测性的关键技术
6. 1. 4 可测性技术的发展历程与现状
6. 2 Ad-hoc测试技术
6. 2. 1 Ad-hoc测试的基本思想
6. 2. 2 Ad-hoc测试举例
6. 2. 3 Ad-hoc测试技术总结
6. 3 扫描技术
6. 3. 1 扫描测试的基本思想
6. 3. 2 扫描测试流程
6. 3. 3 扫描测试的分类
6. 4 内建自测技术(BIST)
6. 4. 1 内建自测试技术的基本思路
6. 4. 2 BIST中的状态图分析法
6. 4. 3 串行BIST结构
6. 4. 4 并行BIST结构
6. 4. 5 内建自测与其他测试技术的结合
6. 5 几种DFT技术的比较
6. 5. 1 占用面积
6. 5. 2 耗费管脚
6. 5. 3 对原始设计的影响
6. 5. 4 CAD工具的需求
第7章 后端验证
7. 1 前仿真与后仿真
7. 2 逻辑延迟时间的基本概念
7. 3 门级网表
7. 4 构建后仿真环境
7. 4. 1 引脚连接
7. 4. 2 调用sdf文件
附录A 常用术语表
附录B Verilog语法和词汇惯用法
附录C Verilog HDL关键字
附录D Verilog不支持的语言结构
参考文献
鄂公网安备 42010302001612号 