EDA技术与VHDL（高等学校电子科学与工程教材）

目    录第1章  概述 11.1  电子设计自动化技术及其发展 31.2  电子设计自动化应用对象 51.3  硬件描述语言 61.3.1  硬件描述语言VHDL 71.3.2  硬件描述语言的综合 71.3.3  自顶向下设计方法 91.3.4  EDA技术设计流程 111.4  EDA技术的优势 121.5  面向FPGA的EDA开发流程 131.5.1  设计输入 131.5.2  HDL综合 151.5.3  布线布局（适配） 151.5.4  仿真 161.5.5  下载和硬件测试 161.6  专用集成电路设计流程 171.6.1  专用集成电路ASIC设计方法 171.6.2  一般设计的流程 191.7  面向FPGA的EDA开发工具 201.7.1  设计输入编辑器 201.7.2  HDL综合器 211.7.3  仿真器 221.7.4  适配器（布局布线器） 231.7.5  下载器（编程器） 231.8  Quartus II概述 241.9  IP（Intellectual Property）核 251.10  EDA技术的发展趋势 27习题 28第2章  PLD硬件特性与编程技术 292.1  概论 312.1.1  PLD的发展历程 312.1.2  PLD的分类 322.2  简单PLD原理 332.2.1  电路符号表示 332.2.2  PROM 342.2.3  PLA 362.2.4  PAL 372.2.5  GAL 382.3  CPLD的结构与工作原理 412.4  FPGA的结构与工作原理 442.4.1  查找表逻辑结构 442.4.2  Cyclone系列器件的结构与原理 452.5  硬件测试技术 502.5.1  内部逻辑测试 502.5.2  JTAG边界扫描测试 512.5.3  嵌入式逻辑分析仪 542.6  FPGA/CPLD产品概述 542.6.1  Lattice公司的CPLD器件系列 552.6.2  Xilinx公司的FPGA和CPLD器件系列 562.6.3  Altera公司FPGA和CPLD器件系列 582.6.4  Actel公司的FPGA器件 612.6.5  Altera公司的FPGA配置方式与配置器件 622.7  编程与配置 622.7.1  JTAG方式的在系统编程 632.7.2  使用PC并行口配置FPGA 642.7.3  FPGA专用配置器件 662.7.4  使用单片机配置FPGA 672.7.5  使用CPLD配置FPGA 68习题 68实验与设计 69第3章  VHDL入门 713.1  简单组合电路的VHDL描述 733.1.1  多路选择器的VHDL描述 733.1.2  相关语句结构和语法说明 753.2  简单时序电路的VHDL描述 793.2.1  D触发器 793.2.2  D触发器VHDL描述的语言现象说明 803.2.3  实现时序电路的不同表述 843.2.4  异步时序电路设计 863.3  含有层次结构的VHDL描述 873.3.1  半加器描述和CASE语句 873.3.2  半加器描述 893.3.3  全加器描述和例化语句 913.4  计数器设计 933.4.1  4位加法计数器 933.4.2  整数类型 943.4.3  计数器设计的另一种表述 953.5  一般加法计数器设计 973.5.1  相关语法说明 983.5.2  程序分析 983.5.3  含并行置位的移位寄存器设计 1003.6  VHDL语句结构与语法小结 101习题 102第4章  Quartus II的HDL输入设计 1054.1  十进制计数器实现流程 1074.1.1  建立工作库文件夹和编辑设计文件 1074.1.2  创建工程 1074.1.3  编译前设置 1094.1.4  全程编译 1114.1.5  时序仿真 1124.1.6  应用RTL电路图观察器 1154.2  引脚设置和下载 1164.2.1  引脚锁定 1164.2.2  配置文件下载 1184.2.3  编程配置器件 1194.3  SignalTap II实时测试 120习题 124实验与设计 125第5章  VHDL深入 1295.1  数据对象及其示例说明 1315.1.1  常数 1315.1.2  变量 1315.1.3  信号 1325.1.4  进程中的信号与变量赋值 1335.2  双向和三态电路信号赋值例解 1415.2.1  三态门设计 1415.2.2  双向端口设计 1425.2.3  三态总线电路设计 1445.3  IF语句概述 1465.4  进程语句归纳 1495.4.1  进程语句格式 1495.4.2  PROCESS组成 1505.4.3  进程要点 1505.5  并行语句例解 1525.6  仿真延时 1535.6.1  固有延时（Inertial Delay） 1545.6.2  传输延时（Transport Delay） 1545.6.3  仿真?（Simulation Delta） 155习题 155实验与设计 156第6章  图形设计方法 1636.1  设计初步 1656.2  应用宏模块的原理图设计 1676.2.1  测频计数器设计 1676.2.2  频率计主结构电路设计 1686.2.3  时序控制电路设计 1696.2.4  顶层电路设计 170习题 171实验与设计 172第7章  LPM参数化宏模块应用 1737.1  宏功能模块概述 1757.1.1  知识产权（IP）核的应用 1757.1.2  使用MegaWizard Plug-In Manager 1767.1.3  在Quartus II中对宏功能模块进行例化 1767.2  LPM模块应用实例 1777.2.1  电路设计原理 1777.2.2  定制LPM_ROM初始化数据文件 1787.2.3  定制LPM_ROM元件 1807.2.4  完成顶层设计 1847.3  在系统存储器数据读写编辑器应用 1857.4  编辑SignalTap II的触发信号 1877.5  其他存储器模块的定制与应用 1887.5.1  RAM定制 1887.5.2  FIFO定制 1897.5.3  基于LPM_ROM的4位乘法器设计 1907.6  流水线乘法累加器的混合输入设计 1907.7  LPM嵌入式锁相环调用 1937.7.1  建立嵌入式锁相环元件 1937.7.2  测试锁相环 194习题 195实验与设计 195第8章  有限状态机设计技术 2018.1  VHDL一般状态机 2038.1.1  类型定义语句TYPE 2038.1.2  实用状态机的优势 2058.1.3  一般状态机的结构 2068.2  Moore状态机设计 2098.2.1  多进程状态机设计 2098.2.2  单进程Moore状态机设计 2138.3  Mealy状态机设计 2158.4  状态机的状态编码 2188.4.1  状态位直接输出型编码 2188.4.2  顺序编码 2208.4.3  一位热码编码 2218.5  非法状态处理 221习题 223实验与设计 225第9章  设计优化和时序分析 2319.1  资源优化 2339.1.1  资源共享 2339.1.2  逻辑优化 2359.1.3  串行化 2369.2  速度优化 2389.2.1  流水线设计 2389.2.2  寄存器配平 2409.2.3  关键路径法 2419.3 优化设置与时序分析 2429.3.1  Settings设置 2429.3.2  HDL版本设置及Analysis & Synthesis功能 2429.3.3  Analysis & Synthesis的优化设置 2439.3.4  适配器Fitter设置 2439.3.5  增量布局布线控制设置 2449.3.6  使用Design Assistant检查设计可靠性 2459.3.7  时序设置与分析 2469.3.8  查看时序分析结果 2489.3.9  适配优化设置示例 2509.3.10  Slow Slew Rate设置 2539.3.11  LogicLock优化技术 2539.4  Chip Editor应用 2549.4.1  Chip Editor应用实例 2549.4.2  Chip Editor功能说明 2559.4.3  利用Change Manager检测底层逻辑 257习题 259实验与设计 260第10章  VHDL程序结构与规则 26910.1  VHDL实体 27110.1.1  实体语句结构 27110.1.2  参数传递说明语句 27110.1.3  参数传递映射语句 27210.1.4  端口说明语句 27410.2  VHDL结构体 27410.3  VHDL子程序 27510.3.1  VHDL函数 27510.3.2  VHDL重载函数 27810.3.3  VHDL转换函数 28110.3.4  VHDL决断函数 28310.3.5  VHDL过程 28310.3.6  VHDL重载过程 28510.4  VHDL库 28610.4.1  库的种类 28610.4.2  库的用法 28710.5  VHDL程序包 28910.6  VHDL配置 29110.7  VHDL文字规则 29210.7.1  数字 29210.7.2  字符串 29210.7.3  标识符 29310.7.4  下标名 29410.8  VHDL数据类型 29410.8.1  预定义数据类型 29510.8.2  IEEE预定义标准逻辑位与矢量 29710.8.3  其他预定义标准数据类型 29710.8.4  VHDL数组类型 29810.9  VHDL操作符 30110.9.1  逻辑操作符（Logical Operator） 30110.9.2  关系操作符（Relational Operator） 30310.9.3  算术操作符（Arithmetic Operator） 304习题 307实验与设计 308第11章  VHDL语句 31711.1  顺序语句 31911.1.1  赋值语句 31911.1.2  IF语句 31911.1.3  CASE语句 31911.1.4  LOOP语句 32211.1.5  NEXT语句 32311.1.6  EXIT语句 32411.1.7  WAIT语句 32511.1.8  子程序调用语句 32811.1.9  RETURN语句 33011.1.10  空操作语句 33111.2  并行语句 33111.2.1  并行信号赋值语句 33211.2.2  块语句结构 33511.2.3  并行过程调用语句 33811.2.4  元件例化语句 33911.2.5  生成语句 34011.2.6  REPORT语句 34411.2.7  断言语句 34511.3  属性描述与定义语句 347习题 350实验与设计 352第12章  实用电路模块设计 35512.1  步进电机细分驱动控制 35712.2  直流电机的PWM控制 36312.3  VGA彩条信号显示控制器设计 36512.4  VGA图像显示控制器设计 37012.5  采用高速A/D的存储示波器设计 37212.6  通用异步收发器设计 37512.7  信号采集与频谱分析电路设计 38012.8  等精度频率/相位计设计 38112.8.1  主系统组成 38212.8.2  测频原理 38212.8.3  VHDL测试程序设计 38412.8.4  测试与实现 38712.8.5  相位测试 38812.9  DDS设计 38912.10  数字移相信号发生器设计 39412.11  PS/2键盘鼠标控制模块设计 39612.12  PS/2与VGA控制显示模块设计 39712.13  IP核NCO数控振荡器使用方法 397习题 403实验与设计 404第13章  VHDL仿真 40913.1  仿真 41113.2  VHDL源程序仿真 41113.3  仿真激励信号的产生 41413.4  VHDL测试基准 41613.5  VHDL系统级仿真 42013.6  使用ModelSim进行VHDL仿真 42113.7  VHDL的RTL表述 42613.7.1  行为描述 42713.7.2  数据流描述 42913.7.3  结构描述 429附录 431一、实验电路结构图 435二、GW48 EDA系统实验信号名与芯片引脚对照表 437参考文献 440