专用集成电路设计与电子设计自动化

第1章  可编程逻辑器件
  1.1  引言
  1.2  PLD分类
  1.2.1  按集成度分类
  1.2.2  按编程工艺分类
  1.2.3  按与或阵列可编程性分类
  1.3  PLD的基本结构
  1.3.1  低密度PLD的基本结构
  1.3.2  高密度PLD的基本结构
  1.4  PLD的早期产品
  1.4.1  PAL器件
  1.4.2  PAL器件输出与反馈结构
  1.4.3  GAL器件
  1.4.4  普通型GAL器件
  1.5  PLD的发展趋势
  习题
第2章  复杂可编程逻辑器件
  2.1  MAX系列
  2.1.I  MAX7000系列
  2.1.2  其他MAX系列
  2.2  ACEXIK系列
  2.2.1  器件性能
  2.2.2  结构原理
  2.3  Cyclone系列
  2.4  Stratix系列
  2.4.1  器件性能
  2.4.2  结构原理
  2.4.3  逻辑阵列块
  2.4.4  存储器块
  2.4.5  数字信号处理块
  习题
第3章  现场可编程门阵列
  3.1  FPGA概述
  3.2  XC4000系列
  3.2.1  器件性能
  3.2.2  结构原理
  3.3  Spartan系列
  3.3.1  器件性能
  3.3.2  结构原理
  3.3.3  分布式RAM
  3.3.4  配置
  3.4  Virtex系列
  3.4.1  器件性能
  3.4.2  结构原理
  习题
第4章  专用集成电路
  4.1  引言
  4.2  ASIC分类
  4.3  ASIC设计流程
  4.4  ASIC设计实现
  4.4.1  全定制设计实现
  4.4.2  半定制设计实现
  4.5  ASIC故障分析与测试
  4.5.1  ASIC测试概述
  4.5.2  ASIC故障分析
  4.5.3  ASIC的可测性设计
  4.5.4  边界扫描测试
  习题
第5章  AIteraCPLD开发工具
  5.1  MAX+plusII操作指南
  5.1.1  MAX+plusⅡ的安装
  5.1.2  设计输入
  5.1.3  设计处理
  5.1.4  设计检验
  5.1.5  器件编程
  5.2  QuartusⅡ3.0
  5.2.1  QuartusH 3.0的安装
  5.2.2  设计输入
  5.2.3  设计处理
  5.2.4  设计仿真
  5.2.5  器件编程
  5.2.6  模块编辑器的使用
  5.2.7  LPM宏单元库的使用
  习题
第6章  Xilinx  FPGA开发工具
  6.1  1SE系统简介
  6.2  1SE的设计输入
  6.2.1  工程管理器
  6.2.2  设计输入
  6.3  1SE的功能仿真
  6.3.1  测试激励的生成
  6.3.2  启动ModelSim
  6.3.3  ModelSim的仿真
  6.4  1SE的设计综合
  6.4.1  XST综合属性
  6.4.2  XST综合流程
  6.5  1SE的设计约束
  6.5.1  约束编辑器
  6.5.2  引脚与区域约束编辑器
  6.6  1SE的设计实现
  6.6.1  翻译
  6.6.2  映射
  6.6.3  布局布线
  6.6.4.器件配置
  6.6.5  功耗分析
  习题
第7章  硬件描述语言VItDL
  7.1  VHDL语言要素
  7.1.1  标识符
  7.1.2  数据对象
  7.1.3  数据类型
  7.1.4  属性
  7.2  VHDL运算符
  7.3  VHDL模型构成
  7.3.1  VHDL模型构成
  ?。3.2  实体说明
  7.3.3  结构体
  7.3.4  配置
  7.3.5  子程序
  7.3.6  程序包和库
  7.4  并行语句
  7.4.1  进程语句
  7.4.2  信号赋值语句
  7.4.3  块语句
  7.4.4  元件例化语句
  7.4.5  生成语句
  7.5  顺序语句
  7.5.1  变量赋值语句
  7.5.2  if语句
  7.5.3  case语句
  7。5.4  loop语句
  7.5.5  next语句
  7.5.6  exit语句
  7.5.7  return语句
  7.5.8  null语句
  7.5.9  wait语句
  7.6  常用数字电路的VHDL描述
  7.6.1  常用组合逻辑电路
  7.6.2  常用时序逻辑电路
  7.6.3  有限状态机
  7.6.4  存储器
  习题
第8章  硬件描述语言VerilogHDL
  8.1  Verilog HDL引言
  8.2  Verilog HDL程序结构
  8.3  Verilog HDL数据类型
  8.3.1  常量
  8.3.2  变量
  8.4  运算符
  8.4.1  算术运算符
  8.4.2  关系运算符
  8.4.3  等式运算符
  8.4.4  逻辑运算符
  8.4.5  位运算符
  8.4.6  缩减运算符
  8.4.7  移位运算符
  8.4.8  条件运算符
  8.4.9  位拼接运算符
  8.4.10  优先级别
  8.5  赋值语句
  8.5.1  连续赋值语句
  8.5.2  过程赋值语句
  8.6  条件语句
  8.6.1  if-else语句
  8.6.2  case语句
  8.7  循环语句
  8.7.1  for语句
  8.7.2  while语句
  8.8  结构说明语句
  8.8.1  initial语句
  8.8.2  always块语句
  8.8.3  task语句
  8.8.4  function语句
  8.9  语句的顺序执行与并行执行
  8.10  不同抽象级别的Verilog模型
  8.11  常用数字电路的Verilog HDL描述
  8.11.1  常用组合逻辑电路
  8.11.2  常用时序逻辑电路
  8.11.3  存储器
  8.11.4  有限状态机
  习题
第9章  数字系统设计
  9.1  概述
  9.2  EDA技术
  9.2.1  EDA技术发展
  9.2.2  EDA系统构成
  9.2.3  EDA技术特点
  9.3  SoC技术
  9.3.1  SoC的硬件结构
  9.3.2  SoC的软件特征
  9.3.3  SoC的层次结构设计
  9.3.4  SoC的软硬件协同设计
  9.3.5  SoC的仿真和测试
  9.4  1P核重用技术
  9.4.1  Atlera公司的IP核及其使用
  9.4.2  Xilinx公司的IP核及其使用
  9.4.3  具有自主知识产权IP核的开发
  9.5  嵌入式NiosCPU设计流程
  9.5.1  NiosCPU简介
  9.5.2  NiosCPU硬件开发流程
  9.5.3  NiosCPU系统模块的创建
  9.5.4  NiosCPU的配置与调试
  9.6  网上相关技术资源
  习题
第10章  数字系统设计举例
  10.1  RC6算法的硬件设计
  10.1.1  RC6算法基本原理
  10.1.2  RC6算法硬件设计
  10.1.3  RC6算法的综合与仿真
  10.2  信号发生器设计
  10.2.1  信号发生器设计要求
  10.2.2  信号发生器设计实现
  10.2.3  信号发生器的仿真
  10.3  ADC采样控制电路设计
  10.3.1  ADC采样控制电路设计要求
  10.3.2  ADC采样控制电路设计实现
  10.3.3  ADC采样控制电路的仿真
  10.4  电梯控制系统设计
  10.4.1  电梯控制系统设计要求
  10.4.2  电梯控制系统设计实现
  10.4.3  电梯控制系统仿真
  10.5  VGA图像显示控制电路设计
  10.5.1  VGA图像显示控制电路设计原理
  10.5.2  VGA图像显示控制电路设计实现
  习题
参考文献