ALTERA可编程逻辑器件应用技术

第一章 CPLD概述
1.1　PLD的基本结构与发展概况
1.1.1　SPLD的基本结构
1.1.2　GAL的基本结构、原理和应用基础
1.1.3　GAL的编程
1.2　CPLD和FPGA的发展概况
1.2.1　CPLD的结构特点
1.2.2　CPLD的编程工艺
1.2.3　FPGA的基本结构
1.3　ALTERA可编程逻辑器件
1.3.1　Classic系列
1.3.2　MAX系列器件
1.3.3　Cyclone TM器件
1.3.4　Stratix GX器件
1.3.5　StratixTM器件
1.3.6　APEX系列FPGA
1.3.7　ACEX系列器件
1.3.8　FLEX 10K系列FPGA芯片
1.4.小结
思考题
第二章 ALTERA可编程逻辑器件开发平台MAx+plus I
2.1　MAX+plusⅡ概述
2.1.1 概述
2.1.2 设计流程
2.2 图形输入的操作
2.2.1 项目建立与图形输入
2.2.2 项目的编译
2.2.3 项目的检验
2.2.4 定时分析
2.2.5　目标器件选择及其管脚的锁定
2.2.6 器件的编程或配置
2.2.7 图形设计法的实用技术
2.3 文本编辑方式与AHDL语言
2.3.1 概述
2.3.2 基本的AHDL设计结构
2.3.3　AHDL的基本元素
2.3.4 如何使用AHDL
2.4　MAX+plusⅡ设计进阶
2.4.1 几种提高电路设计效率的方法
2.4.2 项目的层次结构和文件系统
2.4.3 功能库和IP核的应用
2.5 设计综合及其资源优化
2.5.1 选项说明
2.5.2　Pin／Location／Chip选项
2.5.3　Timing Requirements选项
2.5.4　Clique选项
2.5.5　Logic Options选项
2.5.6　Probe选项
2.5.7　Connected Pins选项
2.5.8　Local Routing选项
2.5.9　Global Project Device（）ptions选项
2.5.1 0 Global Project Timing Requirements
2.5.1 l Global Project Logic Synthesis选项
2.5.1 2 lgnore Project Assignments选项
2.5.1 3 Clear Project Assignments选项
2.5.1 4 Back-Annotate Project选项
2.5.1 5 Conveit Obsolete Assignment Format选项
思考题
第三章 应用Quartus I
3.1 应用图形化用户接口的设计流程
3.2 命令行设计流程
3.3 设计输入
3.3.1 建立工程
3.3.2 建立设计文件
3.4 编译设计
3.4.1 指定当前设计的约束条件
3.4.2 编译的基本流程
3.5 仿真..
3.5.1　使用QuanusⅡ仿真器进行仿真设计
3.5.2 建立波形文件
3.5.3 进行PowerCauge功耗估算
3.6 布局布线
3.6.1　Fitter与编译工作模式间的关系
3.6.2 分析布局布线结果
3.6.3 布局布线的控制
3.7 时序分析
3.7.1 在OuartusⅡ软件中进行时序分析
3.7.2 查看时序分析结果
3.7.3 进行分配与查看延时路径
3.8 时序逼近
3.8.1 使用时序逼近布局图
3.8.2 查看分配与布线
3.8.3 执行分配
3.8.4 使用网表优化实现时序逼近
3.8.5　使用LogicLock区域实现时序逼近
3.9 编程与配置
第四章 器件编程与配置
4.1 编程硬件
4.2 编程或配置模式
4.3 并口下载电缆ByteBlaster
思考题
第五章 设计实例与技巧
5.1 数字钟电路设计
5.1.1 系统分析设计
5.1.2　Top-Down模块设计
5.2 多波形发生器设计
5.2.1 电路工作原理
5.2.2 多波形发生器的实现
5.3 三位乘法器设计
5.3.1 三位乘法器电路设计基本原理
5.3.2 三位乘法器模块实现
5.4 汽车尾灯控制电路设计
5.4.1 汽车尾灯控制电路设计原理
5.4.2 汽车尾灯控制电路顶层原理图
5.4.3 模块描述源程序
5.5 简易频率计设计
5.5.1 基准时间产生模块（fre-base）
5.5.2 被测时钟频率计数模块
5.6 时延环节模块设计
5.7 并／串转换模块设计
5.7.1 单通道并／串转换子模块（p-s模块）
5.7.2 多通道并／串转换模块（S-term模块）
5.8 移位相加模块设计
5.8.1 移位相加模块原理分析
5.8.2 移位相加模块电路实现。
参考文献