Verilog-HDL工程实践入门

定　价：¥35.00

作　者：	常晓明、李媛媛
出版社：	北京航空航天大学出版社
丛编项：
标　签：	VHDL

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ISBN：	9787810776554	出版时间：	2005-08-01	包装：	平装
开本：	16开	页数：	316	字数：

内容简介

　　本书从实践的角度出发，全面介绍了硬件描述语言Verilog-HDL。通过与具体电路实验的结合，使读者能够轻松地掌握Verilog-HDL的语法、结构、功能及其简单应用。此外，本书还附带一张特色光盘：网页形式、学习方便；视频效果、直观生动；文档齐全、设计快捷；源码验证、保你成功！本书共有9章。第1章～第5章，通过应用Verilog-HDL描述的各种逻辑电路实例，详细讲解该语言的语法结构和仿真实现。第6章讲述基于Verilog-HDL的硬件电路的实现。第7章介绍硬件开发应具备的条件。第8章说明全书所应用到的所有硬件基本单元的设计。第9章通过列举8个简单的应用实例，详细讲解数字电路系统设计的全过程。书中给出的全部仿真结果和硬件实现均经过验证。本书附带光盘1张，包含全书所有的Verilog-HDL实例文件、电路图的Protel文件以及部分实例的视频演示。为了使读者能够更好地理解和掌握全书内容，光盘中的文件采用多媒体技术，以网络版的风格，用视频和音频的表现技法，图像和动画的表现方式突出了全书的精华。本书很适合初学者和工程技术人员作为入门、工具书和参考资料。

作者简介

　　常晓明，工学博士，教授，博士生导师，现在太原理工大学计算机与软件学院执教，同时任该校教务处处长。1985-1989年，1996-2000年两次赴日本信州大学留学长达8年，分别获得工学硕士和工学博士学位。主要从事的研究领域：计算机监控系统，检测技术与自动化装置。1986-2004年先后完成了20余项科研课题及工程项目，目前还承担山西省自然科学基金和回国留学人员基金等多项课题。在国内外各种学术期刊和会议上共发表论文40余篇，并有出版的学术专著和专利。常晓明教授为山西省自然科学基金项目评委、山西省电子应用专家委员会委员、日本博士国际协同研究所（DIC）主任研究员、日本信州大学工学部国际研究者、日本信州大学协若研究室研究员，还兼任省自然科学基金项目评委，《今日电子》杂志编委、第四届中国煤炭教育协会高等教育分会委员、《中国大学教学》杂志特约审稿人等多项社会职务。

图书目录

第1章硬件描述语言
1.1什么是硬件描述语言HDL.1
1.2基本逻辑电路的VerilogHDL描述1
1.2.1“与”门逻辑电路的描述1
1.2.2“与非”门逻辑电路的描述4
1.2.3“非”门逻辑电路的描述5
1.2.4“或”门逻辑电路的描述6
1.2.5“或非”门逻辑电路的描述6
1.2.6缓冲器逻辑电路的描述7
1.3逻辑仿真7
1.3.1顶层模块的编写8
1.3.2寄存器类型定义8
1.3.3线网类型定义9
1.3.4底层模块的调用9
1.3.5输入端口波形的描述9
1.3.6二“与”门逻辑电路的逻辑仿真结果10
第2章仿真器的获取.安装及运行
2.1通过网站获取和安装ISEWebPACKModelSimXE仿真器11
2.2一个最简单的仿真实例16
第3章组合逻辑电路
3.1数据选择器22
3.1.121数据选择器22
3.1.221数据选择器的VerilogHDL描述23
3.1.341数据选择器23
3.1.441数据选择器的VerilogHDL描述24
3.1.5条件操作符的使用方法25
3.1.6数据选择器的行为描述方式25
3.1.7case语句的使用方法26
3.1.8if_else语句的使用方法27
3.1.9function函数的使用方法28
3.1.10用于仿真的顶层模块28
3.1.11数据选择器的逻辑仿真结果29
3.2数据比较器30
3.2.1最简单的数据判断方法30
3.2.22位数据比较器31
3.2.32位数据比较器的VerilogHDL描述32
3.2.42位数据比较器的逻辑仿真结果34
3.2.5数据比较器的数据宽度扩展34
3.2.64位数据比较器的VerilogHDL描述36
3.2.74位数据比较器的逻辑仿真结果38
3.3编码器38
3.3.12位二进制编码器39
3.3.22位二进制编码器的VerilogHDL描述39
3.3.32位二进制编码器的逻辑仿真结果40
3.4译码器41
3.4.1BCD码译码器41
3.4.2非完全描述的逻辑函数和逻辑表达式的简化42
3.4.3BCD码译码器的VerilogHDL描述44
3.4.4BCD码译码器的逻辑仿真结果45
第4章触发器
4.1异步RS触发器46
4.1.1异步RS触发器的逻辑符号46
4.1.2异步RS触发器的VerilogHDL描述46
4.1.3异步RS触发器的逻辑仿真结果47
4.1.4always块语句的使用方法48
4.2同步RS触发器48
4.2.1同步RS触发器的逻辑符号48
4.2.2同步RS触发器的VerilogHDL描述49
4.2.3同步RS触发器的逻辑仿真结果50
4.3异步T触发器50
4.3.1异步T触发器的逻辑符号50
4.3.2异步T触发器的VerilogHDL描述51
4.3.3异步T触发器的逻辑仿真结果52
4.4同步T触发器52
4.4.1同步T触发器的逻辑符号52
4.4.2同步T触发器的VerilogHDL描述53
4.4.3同步T触发器的逻辑仿真结果54
4.5同步D触发器54
4.5.1同步D触发器的逻辑符号54
4.5.2同步D触发器的VerilogHDL描述55
4.5.3同步D触发器的逻辑仿真结果56
4.6带有复位端的同步D触发器56
4.6.1带有复位端的同步D触发器的逻辑符号56
4.6.2带有复位端的同步D触发器的VerilogHDL描述57
4.6.3带有复位端的同步D触发器的逻辑仿真结果58
4.7同步JK触发器58
4.7.1同步JK触发器的逻辑符号58
4.7.2同步JK触发器的VerilogHDL描述59
4.7.3同步JK触发器的逻辑仿真结果60
第5章时序逻辑电路
5.1寄存器62
5.1.1寄存器的组成原理62
5.1.2寄存器的VerilogHDL描述63
5.1.3寄存器的逻辑仿真结果63
5.2移位寄存器64
5.2.1串行输入并行输出移位寄存器的组成原理64
5.2.2并行输入串行输出移位寄存器的组成原理65
5.2.3移位寄存器的VerilogHDL描述66
5.2.4移位寄存器的逻辑仿真结果68
5.3计数器69
5.3.1二进制非同步计数器70
5.3.2四进制非同步计数器70
5.3.3下降沿触发型的计数器及2N进制非同步计数器的组成原理71
5.3.4非同步计数器的VerilogHDL描述72
5.3.5多层次结构的VerilogHDL设计74
5.3.6非同步计数器的逻辑仿真结果75
5.3.7四进制同步计数器76
5.3.8四进制同步计数器的VerilogHDL描述76
5.3.9任意进制同步计数器的VerilogHDL描述77
5.3.10同步计数器的逻辑仿真结果79
第6章基于VerilogHDL的硬件电路的实现
6.1硬件系统设计到实现的基本流程81
6.2下载电缆的制作83
6.2.1Xilinx下载电缆的连接方法83
6.2.2下载接口电路的组成83
6.2.3制作中需要注意的事项84
6.3JTAG标准85
6.3.1何为JTAG?85
6.3.2JTAG的信号线及功能85
6.4Xilinx公司的CPLD86
6.4.1何为CPLD？86
6.4.2XC9500系列86
6.5WebPACKProjectNavigator的使用方法88
6.5.1如何将仿真与硬件联系起来88
6.5.2通过网站下载WebPACKProjectNavigator89
6.5.3WebPACKProjectNavigator实例89
6.5.4编译结果的报告100
第7章硬件开发应具备的条件
7.1贴片元件的手工焊接102
7.1.1什么是贴片元件？102
7.1.2为什么要采用贴片元件？103
7.1.3如何进行贴片元件的手工焊接？103
7.2一些常用贴片元件的封装106
7.2.1贴片电阻106
7.2.2贴片电容106
7.2.3贴片三极管107
7.2.4贴片集成电阻109
7.2.5贴片集成电路109
7.3硬件开发应具备的工具和材料113
7.3.1必备的工具和材料113
7.3.2附加一些更方便工作的工具和材料116
7.4硬件开发应具备的仪表仪器119
7.4.1必备的仪表仪器119
7.4.2附加一些更方便工作的仪表仪器120
7.5硬件开发应具备的基本常识121
第8章硬件基本单元的设计
8.1两个简单的CPLD电路单元122
8.1.1CPLD应用单元的系统设计思路122
8.1.2CPLD应用单元的硬件电路组成122
8.1.3CPLD应用单元的主要元器件说明与价格表124
8.1.4CPLD应用单元的硬件实现127
8.1.5CPLD学习单元的系统设计思路127
8.1.6CPLD学习单元的硬件电路组成128
8.1.7CPLD学习单元的主要元器件说明与价格表131
8.1.8CPLD学习单元的硬件实现133
8.1.9硬件的测试..133
8.1.10用组合逻辑测试CPLD应用单元133
8.1.11用时序逻辑测试CPLD学习单元138
8.2XC95108单元141
8.2.1系统设计的思路141
8.2.2硬件电路的组成141
8.2.3主要元器件说明与价格表144
8.2.4XC95108单元的硬件实现145
8.35位段式LCD显示单元145
8.3.1系统设计的思路145
8.3.2硬件电路的组成145
8.3.3主要元器件说明与价格表148
8.3.4硬件实现149
8.4256点阵LED显示单元149
8.4.1系统设计的思路149
8.4.2硬件电路的组成149
8.4.3主要元器件说明与价格表151
8.4.4硬件实现152
第9章应用系统的设计与实现
9.1简单的可编程单脉冲发生器153
9.1.1由系统功能描述时序关系153
9.1.2流程图的设计154
9.1.3系统功能描述154
9.1.4逻辑框图155
9.1.5延时模块的详细描述及仿真156
9.1.6功能模块VerilogHDL描述的模块化方法159
9.1.7输入检测模块的详细描述及仿真160
9.1.8计数模块的详细描述163
9.1.9可编程单脉冲发生器的系统仿真163
9.1.10可编程单脉冲发生器的硬件实现167
9.1.11关于电路设计中常用的几个有关名词169
9.2具有LCD显示单元的可编程单脉冲发生器174
9.2.1LCD显示单元的工作原理174
9.2.2显示逻辑设计的思路与流程176
9.2.3LCD显示单元的硬件实现179
9.2.4可编程单脉冲数据的BCD码化182
9.2.5task的使用方法202
9.2.6for循环语句的使用方法203
9.2.7二进制数转换BCD码的硬件实现203
9.2.8可编程单脉冲发生器与显示单元的接口205
9.2.9具有LCD显示单元的可编程单脉冲发生器的硬件实现206
9.2.10编译指令——“文件包含”处理的使用方法208
9.3脉冲计数与显示208
9.3.1脉冲计数器的工作原理208
9.3.2计数模块的设计与实现209
9.3.3parameter的使用方法211
9.3.4repeat循环语句的使用方法212
9.3.5系统函数＄random的使用方法212
9.3.6脉冲计数器的VerilogHDL描述213
9.3.7特定脉冲序列的发生215
9.3.8脉冲计数器的硬件实现219
9.4脉冲频率的测量与显示221
9.4.1脉冲频率的测量原理221
9.4.2频率计的工作原理221
9.4.3频率测量模块的设计与实现222
9.4.4while循环语句的使用方法227
9.4.5门控信号发生模块的设计与实现228
9.4.6频率计的VerilogHDL描述228
9.4.7频率计的硬件实现230
9.5脉冲周期的测量与显示233
9.5.1脉冲周期的测量原理233
9.5.2周期计的工作原理233
9.5.3周期测量模块的设计与实现234
9.5.4forever循环语句的使用方法239
9.5.5disable禁止语句的使用方法239
9.5.6时标信号发生模块的设计与实现240
9.5.7周期计的VerilogHDL描述240
9.5.8周期计的硬件实现242
9.5.9周期测量模块的设计与实现之二244
9.5.10改进型周期计的VerilogHDL描述249
9.5.11改进型周期计的硬件实现251
9.5.12两种周期计的对比252
9.6脉冲高电平和低电平持续时间的测量与显示252
9.6.1脉冲高电平和低电平持续时间测量的工作原理252
9.6.2高低电平持续时间测量模块的设计与实现254
9.6.3改进型高低电平持续时间测量模块的设计与实现261
9.6.4begin声明语句的使用方法267
9.6.5initial语句和always语句的使用方法268
9.6.6时标信号发生模块的设计与实现269
9.6.7脉冲高低电平持续时间测量的VerilogHDL描述270
9.6.8脉冲高低电平持续时间测量的硬件实现272
9.7步进电机的控制275
9.7.1步进电机驱动的逻辑符号276
9.7.2步进电机驱动的时序图277
9.7.3步进电机驱动的逻辑框图277
9.7.4计数模块的设计和实现279
9.7.5译码模块的设计和实现281
9.7.6步进电机驱动的VerilogHDL描述283
9.7.7编译指令——宏替换`define的使用方法284
9.7.8编译指令——时间尺度`timescale的使用方法285
9.7.9系统任务——＄finish的使用方法285
9.7.10步进电机驱动的硬件实现286
9.8基于256点阵的汉字显示287
9.8.1单个静止汉字显示的设计原理及其仿真实现287
9.8.2单个静止汉字显示的硬件实现293
9.8.3多个静止汉字显示的设计原理及其硬件实现295
9.8.4单个运动汉字显示的设计原理及其硬件实现300
9.8.5多个运动汉字显示的设计原理及其硬件实现...309
附录
光盘内容简介及使用说明
参考文献