VHDL教程（原书第3版）

第1章  概述        1
1.1　什么是VHDL        1
1.2　历史        1
1.3　功能        2
1.4　硬件抽象        3
第2章　教程        5
2.1　基本术语        5
2.2　实体声明        6
2.3　结构体        7
2.4　配置声明        12
2.5　程序包声明        13
2.6　程序包体        15
2.7　模型分析        15
2.8　仿真        16
第3章　基本语言要素        18
3.1　标识符        18
3.2　数据对象        19
3.3　数据类型        21
3.4　操作符        35
第4章　行为模型        38
4.1　实体声明        38
4.2　结构体        39
4.3　进程语句        40
4.4　变量赋值语句        40
4.5　信号赋值语句        41
4.6　wait语句        42
4.7　if语句        44
4.8　case语句        45
4.9　null语句        46
4.10　loop语句        46
4.11　exit语句        48
4.12　next语句        48
4.13　assertion语句        49
4.14　report语句        51
4.15　更多关于信号赋值的语句        51
4.16　其他顺序语句        56
4.17　多进程        56
4.18　延迟进程        57
第5章　数据流建模        59
5.1　并行信号赋值语句        59
5.2　并行与顺序信号赋值        60
5.3　修正的delta延迟        61
5.4　多驱动器        63
5.5　条件信号赋值语句        65
5.6　选定信号赋值语句        66
5.7　UNAFFECTED值        67
5.8　块语句        67
5.9　并行断言语句        69
5.10　信号值        70
第6章　结构建模        72
6.1　例子        72
6.2　元件声明        72
6.3　元件例化        74
6.4　其他例子        76
6.5　解出信号值        79
第7章　类属与配置        80
7.1　类属        80
7.2　为什么要用配置        82
7.3　配置说明        83
7.4　配置声明        87
7.5　默认规则        90
7.6　转换函数        90
7.7　直接例化        91
7.8　渐近式绑定        93
第8章　子程序和重载        95
8.1　子程序        95
8.2　子程序重载        101
8.3　操作符重载        103
8.4　签名        105
8.5　参数的默认值        105
第9章　程序包和库        107
9.1　程序包声明        107
9.2　程序包体        108
9.3　设计文件        109
9.4　设计库        109
9.5　分析顺序        110
9.6　隐式可见        110
9.7　显式可见        111
第10章　高级特性        114
10.1　实体语句        114
10.2　生成语句        115
10.3　别名        118
10.4　限定表达式        120
10.5　类型转换        121
10.6　保护信号        122
10.7　属性        125
10.8　聚合体目标        135
10.9　更多关于块的语句        135
10.10　共享变量        137
10.11　组        137
10.12　更多关于端口的内容        138
第11章　模型仿真        140
11.1　仿真        140
11.2　写测试平台        142
11.3　实数、整数转化为时间类型        149
11.4　将结果转储到文本文件        149
11.5　从文本文件中读取向量        152
11.6　测试平台实例        154
11.7　存储器的初始化        155
11.8　可变文件名        157
第12章　硬件建模实例        159
12.1　实体接口建模        159
12.2　简单元素的建模        159
12.3　建模的不同风格        162
12.4　常规结构的建模        163
12.5　延迟的建模        164
12.6　条件操作的建模        165
12.7　同步逻辑的建模        166
12.8　状态机建模        170
12.9　交互式状态机        171
12.10　Moore FSM的建模        174
12.11　Mealy FSM的建模        175
12.12　类属优先编码器        176
12.13　简化的“21点”程序        177
12.14　时钟分频器        178
12.15　类属二进制乘法器        179
12.16　脉冲计数器        182
12.17　桶形移位器        184
12.18　设计的层次        185
附录A　预定义的环境        188
附录B　语法参考        192
附录C　一个程序包的实例        205
附录D　VHDL版本变化内容总结        212
附录E　STD_LOGIC_1164程序包        215
附录F　一个有用的程序包        218
参考文献        224
索引        226