Verilog数字系统设计：RTL综合、测试平台与验证（第二版）

第1章　基于Verilog的数字系统设计自动代
　1.1　数字设计流程
　　1.1.1　设计输入
　　1.1.2　Verilog中的测试平台
　　1.1.3　设计确认
　　1.1.4　编译和综合
　　1.1.5　综合后仿真
　　1.1.6　时序分析
　　1.1.7　生成硬件电路
　1.2 Verilog硬件描述语言
　　1.2.1　Verilog的演进
　　1.2.2　Verilog的属性
　　1.2.3　Verilog语言
　1.3　小结
　习题
　参考文献
第2章　Verilog的寄存器传输级设计
　2.1　寄存器传输级设计
　　2.1.1　控制部分和数据部分的划分
　　2.1.2　数据部分
　　2.1.3　控制部分
　2.2　Verilog基础
　　2.2.1　硬件模块
　　2.2.2　原语例化
　　2.2.3　连续赋值
　　2.2.4　条件表达式
　　2.2.5　过程块
　　2.2.6　模块例化
　2.3　Verilog中的元件描述　
　　2.3.1　数据元件
　　2.3.2　控制器
　2.4　测试平台
　　2.4.1　一个简单的测试例子
　　2.4.2　任务和函数
　2.5　小结
　　习题
　　参考文献
第3章　Verilog语言的概念
　3.1　硬件描述语言的特征
　　3.1.1　时序
　　3.1.2　并发性
　　3.1.3　时序和并发性的例子
　3.2　模块基础知识
　　3.2.1　代码格式
　　3.2.2　逻辑值系统
　　3.2.3　网线和变量
　　3.2.4　模块
　　3.2.5　模块的端口
　　3.2.6　命名
　　3.2.7　数字
　　3.2.8　数组
　　3.2.9　Verilog运算符
　　2.2.10　Verilog的数据类型
　　3.2.11　数组标号
　3.3　Verilog仿真模型
　　3.3.1　连续赋值语句
　　3.3.2　过程赋值语句
　3.4　编译指令
　　……
第4章　组合电路描述
第5章　时序电路描述
第6章　设计的测试与验证
第7章　详细建模
第8章　RTL设计与测试
附录A　关键字列表
附录B　常用的系统任务和函数
附录C　编译指令
附录D　Verilog 正式语法定义　
附录E　Verilog断言监视器