系统芯片设计原理（SOC）

序
前言
第1章　绪论
1.1　系统芯片是微电子技术发展的
必然
1.2　电子设计自动化技术和硬件描述
语言
1.2.1　电子设计自动化技术发展
概述
1.2.2　Top—Down设计方法
1.2.3　硬件描述语言
第2章　CMoS数字集成电路
2.1　引言
2.2　集成电路的主要生产工艺
2.2.1　晶片准备
2.2.2　制版
2.2.3　光刻
2.2.4　氧化
2.2.5　淀积
2.2.6　腐蚀
2.2.7　扩散
2.2.8　导体和电阻
2.3　CMOS反相器及其版图
2.3.1　MOS晶体管及其版图
2.3.2 CMOS反相器的结构及其
版图
2.4　设计规则与工艺参数
2.4.1　设计规则的内容与作用
2.4.2　几何规则
2.4.3　电学规则
2.5　CMOS数字电路的特征
2.5.1　标准逻辑电平
2.5.2　逻辑扇出特性
2.5.3　容性负载及其影响
2.5.4　CMOS电路的噪声容限
2.6　CMOS逻辑门
2.6.1　CMOS或非门
2.6.2　CMOS与非门
2.6.3　多输入CMOS逻辑门
2.7　NMOS传输晶体管与CMOS传输门
2.7.1　NMOS传输晶体管
2.7.2　NMOS传输门
习题
第3章　　硬件描述语言VHDL
3.1　引言
3.2　VHDL的基础知识
3.2.1　VHDL程序的结构
3.2.2　VHDL常用资源库中的程序包
3.2.3　VHDL的词法单元
3.2.4　数据对象和类型
3.2.5　表达式与运算符
3.3　VHDL结构体的描述方式
3.3.1　结构体的行为描述
3.3.2　结构体的RTL描述
3.3.3　结构体的结构化描述
3.4　结构体的子结构形式
3.4.1　进程
3.4.2　复杂结构体的多进程组织
方法
3.4.3　块
3.4.4　子程序
3.5　顺序语句和并发语句
3.5.1　顺序语句
3.5.2　并发语句
3.6　VHDL中的信号和信号处理
3.6.1　信号的驱动源
3.6.2　信号的延迟
3.6.3　仿真周期和信号的δ延迟
3.6.4　信号的属性函数
3.6.5　带属性函数的信号
3.7　VHDL的其他语句
3.7.1　ATTRIBUTE描述与定义语句
3.7.2　ASSERT语句
3.7.3　TEXTIO
3.8　多值逻辑
3.8.1　三态数值模型
3.8.2　多值逻辑
3.9　元件例化
3.9.1　设计通用元件
3.9.2　构造程序包
3.9.3　元件的调用
3.10　配置
3.10.1　默认配置
3.10.2　元件的配置
3.10.3　块的配置
3.10.4　结构体的配置
习题
第4章　基本数字逻辑单元的设计
4.1　组合逻辑电路设计
4.1.1　门电路
4.1.2　三态缓冲器和总线缓冲器
4.1.3　编码器、译码器和选择器
4.1.4　运算器的设计
4.1.5　算术逻辑运算单元
4.2　时序逻辑电路设计
4.2.1　触发器
4.2.2　锁存器
4.2.3　寄存器
4.2.4　计数器
4.3　存储器
4.3.1　概述
4.3.2　只读存储器
4.3.3　随机存取存储器
4.3.4　先进后出堆栈
4.4　有限状态机
习题
第5章　　数字系统的层次结构设计
5.1硬件的算法模型
5.1.1先进先出堆栈的算法模型
5.1.2布思一位补码乘法器的算法
模型
5.2　芯片系统的划分
5.2.1　并行接口8255
5.2.2　布思二位补码乘法器的结构化
设计
5.3　系统间互连的表示
5.4　系统的仿真和测试
5.4.1　概述
5.4.2　仿真程序的设计方法
5.4.3　TEXTl0建立测试程序
习题
第6章　SOC的体系结构
6.1　SOC的结构
6.1.1　引言
6.1.2　S0C的硬件结构
6.1.3　嵌入式软件
6.2　soc中的嵌入式精简指令集处理
器
6.2.1概述
6.2.2　RIsc的定义与特点
6.2.3　RIsc的指令特点
6.2.4　RIsc的并行处理技术
6.2.5　RIsc／DsP结构
6.2.6　RIsc核的设计
6.3嵌入式处理器ARM的体系结构
6.3.1　概述
6.3.2　ARM7系列处理器
6.3.3　ARM9系列处理器
6.3.4　ARM9E系列处理器
6.3.5　ARMlO系列处理器
6.3.6　ARMll系列处理器
6.4　嵌入式处理器MIPS32 4Kc的体系
结构
6.4.1　概述
6.4.2　MIPS32 4Kc嵌入式处理器
6.5　SOC的互连机制
6.5.1　概述
6.5.2　AMBA总线
6.5.3　CoreConnect总线
6.5.4　Wishbone总线
6.5.5　OCP总线
6.5.6　虚拟元件接口
6.6　带ARM核的嵌入式系统芯片
举例
6.6.1　LPC2100系列高性能微控制器
6.6.2　AT91sAM7x系列高性能微
控制器
6.6.3　AT91RM9200高性能微控制
器
6.7嵌入式实时操作系统
6.7.1　实时操作系统
6.7.2　嵌入式实时操作系统概述
6.7.3　实时多任务调度
6.7.4　信号与信号量
习题
第7章　可编程逻辑器件
7.1概述
7.1.1　可编程逻辑器件的发展
7.1.2　用户再构造电路和可编程ASIC
电路
7.1.3　可编程逻辑器件的分类
7.2　可编程逻辑器件的编程元件
7.2.1　熔丝型开关
7.2.2　反熔丝开关
7.2.3　浮栅编程技术
7.3　PAL与GAL器件的电路结构
7.3.1　PLD的电路表示方法
7.3.2　PLD的基本电路结构
7.3.3　PAL器件的电路结构
7.3.4　通用阵列逻辑GAL
7.4　ispLSI系列CPLD
7.4.1　概述
7.4.2　ispLSI11000系列CPLD的结构
特点
7.4.3　ispLSI CPLD的测试和编程
特性
7.4.4 ispLSI 2000系列CPCD的结构
7.4.5　ispLSI 3000系列CPLD
7.4.6　ispLSI 5000v系列CPLD的结构和
工作原理
7.4.7　ispLSI 8000／v系列CPLD的结构
和工作原理
7.5　现场可编程门阵列
7.5.1　概述
7.5.2　xC4000系列FPGA的结构和
工作原理
7.5.3　Spartan系列FPGA
7.6　基于HDPLD的系统设计实现
7.6.1　设计实现概述
7.6.2　器件的选择
7.6.3　HDPLD的设计流程
习题
第8章　可编程系统芯片
8.1　可编程系统芯片概述
8.2　Virtex-II系列FPGA的结构和
性能
8.2.1　概述
8.2.2 virtex-II系列FPGA的总体
结构
8.2.3　Virrtex-II系列FPGA的可构造
逻辑模块
8.2.4　18Khit可选RAM模块
8.2.5　嵌入式乘法器
8.2.6　全局时钟多路缓冲器
8.2.7　数字时钟管理器
8.2.8　输入输出模块
8.2.9　有源互连技术
8.3　嵌入式RISC处理器软核
MicroBlaze
8.3.1　嵌入式处理器软核MicroBlaze
概况
8.3.2　嵌入式处理器软核MicrcoBlaze的
结构
8.3.3　嵌入式处理器软核MicrcoBlaze的
接口信号
8.4　Virtex-II Pro系列可编程片上系统
芯片
8.4.1　Virtex-II Pro系列SOPC概况
8.4.2　嵌入式PowerPc405处理器核
8.4.3　极速双向串行传送器
习题
第9章　专用集成电路设计
9.1　引言
9.2　门阵列和门海阵列设计
9.2.1　门阵列设计
9.2.2　门海阵列
9.2.3　门阵列和门海阵列的设计流程
9.3　标准单元设计
9.4　设计检验
9.4.1　设计规则检查
9.4.2　电学规则检查
9.4.3　版图与电路图一致性检查
9.5后仿真
习题
第10章　可测试性结构设计
10.1　大规模集成电路可测试设计的
意义
10.2　可测试性基础
1O.2.1　故障模型
10.2.2　可测试性分析
1O.2.3　测试矢量生成
10.2.4　故障模拟
10.3　集成电路的可测试性结构设计
10.3.1　专门测试设计
10.3.2　扫描测试设计
10.3.3　内建自测试技术
10.3.4　系统级测试技术——边界扫描
测试技术
习题
附录
附录A VHDL标准包集合文件
附录B IP核—览表
参考文献