第1章 设计概念 1
1.1 数字硬件 1
1.1.1 标准芯片 2
1.1.2 可编程逻辑器件 2
1.1.3 定制芯片 3
1.2 设计过程 3
1.3 数字硬件的设计 4
1.3.1 基本设计循环 5
1.3.2 计算机的结构 5
1.3.3 数字硬件单元的设计 6
1.4 本书中的逻辑电路设计 8
1.5 理论和实践 8
参考文献 9
第2章 逻辑电路入门 10
2.1 变量和函数 10
2.2 反相 12
2.3 真值表 12
2.4 逻辑门和逻辑网络 13
2.5 布尔代数 15
2.5.1 维恩图 18
2.5.2 符号和术语 20
2.5.3 运算的优先级别 20
2.6 用与门、或门和非门进行综合 21
2.7 与非以及或非逻辑网络 26
2.8 设计举例 29
2.8.1 三路灯光控制 29
2.8.2 多路选择器电路 30
2.9 计算机辅助设计工具简介 31
2.9.1 设计输入 32
2.9.2 综合 33
2.9.3 功能仿真 33
2.9.4 物理设计 33
2.9.5 时序仿真 34
2.9.6 芯片配置 34
2.10 Verilog 简介 35
2.10.1 逻辑电路的结构描述 35
2.10.2 逻辑电路的行为描述 37
2.10.3 编写Verilog代码必须注意的
关键点 38
2.11 小结 39
2.12 问题求解举例 39
练习题 42
参考文献 45
第3章 实现技术 46
3.1 晶体管开关 46
3.2 NMOS逻辑门 48
3.3 CMOS逻辑门 50
3.4 负逻辑系统 53
3.5 标准芯片 55
3.6 可编程逻辑器件 56
3.6.1 可编程逻辑阵列 57
3.6.2 可编程阵列逻辑 58
3.6.3 PLA和PAL的编程 60
3.6.4 复杂可编程逻辑器件 61
3.6.5 现场可编程门阵列 63
3.6.6 用CAD工具在CPLD 和FPGA
上实现逻辑电路 66
3.6.7 CPLD和FPGA的应用 66
3.7 定制芯片、标准单元和门阵列 66
3.8 实际问题 68
3.8.1 MOSFET晶体管的制造和行为 68
3.8.2 MOSFET晶体管的导通电阻 71
3.8.3 逻辑门的电平 71
3.8.4 噪声容限 72
3.8.5 逻辑门的动态操作 73
3.8.6 逻辑门的功率消耗 75
3.8.7 通过晶体管开关传递1和0 76
3.8.8 逻辑门的扇入和扇出 77
3.9 传输门 81
3.9.1 异或门 81
3.9.2 多路选择器电路 82
3.10 SPLD、CPLD和 FPGA 的实现
细节 82
3.11 小结 88
3.12 问题求解举例 88
练习题 93
参考文献 98
第4章 逻辑函数的优化实现 99
4.1 卡诺图 99
4.2 最小化策略 104
4.2.1 专业术语 105
4.2.2 最小化步骤 106
4.3 和之积形式的化简 108
4.4 非完全指定函数 109
4.5 多输出电路 110
4.6 多级综合 112
4.6.1 提取公因子 113
4.6.2 函数分解 115
4.6.3 多级与非以及或非电路 119
4.7 多级电路的分析 120
4.8 立方体表示法 124
4.9 列表法化简 126
4.9.1 质蕴涵项的产生 127
4.9.2 最小覆盖的确定 128
4.9.3 列表法小结 131
4.10 使用立方体表示法最小化函数 132
4.10.1 本质蕴涵项的确定 133
4.10.2 求解最小覆盖的完整步骤 135
4.11 一些实际问题的考虑 137
4.12 由Verilog代码综合得到电路举例 137
4.13 小结 140
4.14 问题求解举例 140
练习题 144
参考文献 148
第5章 数的表示和算术电路 150
5.1 数位的表示法 150
5.1.1 无符号整数 150
5.1.2 十进制数与二进制数之间的
转换 151
5.1.3 八进制数和十六进制数的表示 151
5.2 无符号数的加法 153
5.2.1 全加器的分解 155
5.2.2 行波进位加法器 155
5.2.3 设计举例 156
5.3 有符号数 157
5.3.1 负数 157
5.3.2 加法和减法 158
5.3.3 加法器和减法器单元 160
5.3.4 基数补码方案 161
5.3.5 算术溢出 164
5.3.6 电路的性能问题 164
5.4 快速加法器 165
5.5 使用CAD工具设计算术电路 170
5.5.1 使用原理图编辑工具设计算术
电路 170
5.5.2 使用Verilog设计算术电路 172
5.5.3 使用向量信号 173
5.5.4 使用自动生成语句 174
5.5.5 Verilog中的线网和变量 175
5.5.6 算术赋值语句 176
5.5.7 Verilog代码中数的表示 178
5.6 乘法 180
5.6.1 无符号数的阵列乘法器 181
5.6.2 有符号数的乘法 182
5.7 数的其他表示方法 182
5.7.1 定点数 183
5.7.2 浮点数 183
5.7.3 二-十进制编码 184
5.8 ASCII字符码 186
5.9 问题求解举例 188
练习题 191
参考文献 193
第6章 组合电路构件块 194
6.1 多路选择器 194
6.1.1 用多路选择器的逻辑函数的
综合 197
6.1.2 用香农展开的多路选择器综合 198
6.2 译码器 202
6.3 编码器 205
6.3.1 二进制编码器 205
6.3.2 优先级编码器 206
6.4 码型转换器 207
6.5 算术比较电路 207
6.6 用Verilog表示组合电路 208
6.6.1 条件操作符 208
6.6.2 if-else 语句 209
6.6.3 case 语句 211
6.6.4 for 循环语句 215
6.6.5 Verilog操作符 216
6.6.6 生成结构 220
6.6.7 任务和函数 220
6.7 小结 222
6.8 问题求解举例 223
练习题 228
参考文献 230
第7章 触发器、寄存器、计数器和简单
处理器 232
7.1 基本锁存器 233
7.2 门控SR锁存器 234
7.3 门控D锁存器 236
7.4 主从D触发器和沿触发的D触发器 238
7.4.1 主从D触发器 238
7.4.2 沿触发的D触发器 239
7.4.3 有清零端和预置信号的
D触发器 241
7.4.4 触发器的时序参数 242
7.5 T触发器 243
7.6 JK触发器 244
7.7 术语小结 244
7.8 寄存器 245
7.8.1 移位寄存器 245
7.8.2 并行存取的移位寄存器 246
7.9 计数器 247
7.9.1 异步计数器 247
7.9.2 同步计数器 248
7.9.3 可并行置数的计数器 251
7.10 同步复位 252
7.11 其他类型的计数器 254
7.11.1 BCD计数器 254
7.11.2 环形计数器 255
7.11.3 Johnson计数器 256
7.11.4 计数器设计要点 256
7.12 用CAD工具在设计中加入存储
元件 256
7.12.1 在电路原理图中添加存储
元件 256
7.12.2 用Verilog代码实现存储元件 258
7.12.3 阻塞赋值和非阻塞赋值 259
7.12.4 组合逻辑电路的非阻塞赋值 261
7.12.5 具有清零功能的触发器 261
7.13 用CAD工具在设计中加入寄存器
和计数器 262
7.13.1 在电路原理图中添加寄存器和
计数器 262
7.13.2 在Verilog代码中使用库模块 264
7.13.3 在Verilog代码中使用寄存器
和计数器结构 264
7.14 设计举例 267
7.14.1 总线结构 267
7.14.2 简单的处理器 275
7.14.3 反应计时器 283
7.14.4 寄存器传输级代码 286
7.15 触发器电路的时序分析 286
7.16 小结 288
7.17 问题求解举例 289
练习题 292
参考文献 296
第8章 同步时序电路 298
8.1 基本设计步骤 299
8.1.1 状态图 299
8.1.2 状态表 300
8.1.3 状态分配 300
8.1.4 触发器的选择以及下一个状态
和输出表达式的推导 301
8.1.5 时序图 302
8.1.6 设计步骤小结 303
8.2 状态分配问题 306
8.3 米利型状态模型 308
8.4 用CAD工具设计有限状态机 311
8.4.1 摩尔型有限状态机的Verilog
代码 312
8.4.2 Verilog代码的综合 312
8.4.3 电路的仿真和测试 314
8.4.4 另一种风格的Verilog代码 314
8.4.5 用CAD工具的设计步骤小结 316
8.4.6 在Verilog代码中进行状态分配 316
8.4.7 用Verilog语句来编写米利型
有限状态机 317
8.5 串行加法器举例 318
8.5.1 用米利型有限状态机实现的
串行加法器 318
8.5.2 用摩尔型有限状态机实现的
串行加法器 320
8.5.3 串行加法器的Verilog 代码 321
8.6 状态最小化 324
8.6.1 划分最小化的步骤 324
8.6.2 未完全指定的有限状态机 328
8.7 用时序电路方法设计计数器 329
8.7.1 模8计数器的状态图和状态表 330
8.7.2 状态分配 330
8.7.3 用D触发器实现的计数器 331
8.7.4 用JK触发器实现的计数器 332
8.7.5 举例：一个不同的计数器 335
8.8 用作仲裁器电路的有限状态机 336
8.8.1 仲裁器电路的实现 338
8.8.2 有限状态机输出延迟的最小化 339
8.8.3 小结 340
8.9 同步时序电路的分析 340
8.10 算法状态机图 343
8.11 时序电路的形式化模型 345
8.12 小结 346
8.13 问题求解举例 346
练习题 352
参考文献 355
第9章 异步时序电路 356
9.1 异步行为 356
9.2 异步电路分析 358
9.3 异步电路综合 363
9.4 状态化简 372
9.5 状态分配 380
9.5.1 转移图 381
9.5.2 未指定的下一个状态项的利用 383
9.5.3 使用附加状态变量进行的状态
分配 386
9.5.4 独热状态分配 388
9.6 冒险 389
9.6.1 静态冒险 390
9.6.2 动态冒险 393
9.6.3 冒险的意义 394
9.7 一个完整的设计实例 394
9.8 小结 398
9.9 问题求解举例 399
练习题 403
参考文献 406
第10章 数字系统设计 407
10.1 构件块电路 407
10.1.1 有使能输入的触发器和寄存器 407
10.1.2 有使能输入的移位寄存器 408
10.1.3 静态随机存取存储器 408
10.1.4 可编程逻辑器件中的SRAM块 410
10.2 设计举例 410
10.2.1 位计数电路 410
10.2.2 算法状态机图蕴涵的时序
信息 411
10.2.3 移位相加实现的乘法器 413
10.2.4 除法器 418
10.2.5 算术平均值 425
10.2.6 排序操作 428
10.3 时钟同步 435
10.3.1 时钟偏差 436
10.3.2 触发器的时序参数 436
10.3.3 触发器的异步输入 438
10.3.4 开关的抖动 438
10.4 小结 439
练习题 439
参考文献 442
第11章 逻辑电路测试 443
11.1 故障模型 443
11.1.1 固滞模型 443
11.1.2 单个故障和多个故障 443
11.1.3 CMOS电路 444
11.2 测试集的复杂度 444
11.3 路径的敏感化 445
11.4 树状结构的电路 448
11.5 随机测试 448
11.6 时序电路的测试 450
11.7 内建自测试 453
11.7.1 内建逻辑块观察器 456
11.7.2 签字分析 457
11.7.3 边界扫描 457
11.8 印制电路板 458
11.8.1 印制电路板的测试 459
11.8.2 测试仪器 460
11.9 小结 460
练习题 461
参考文献 462
第12章 计算机辅助设计工具 464
12.1 综合 464
12.1.1 网表的生成 465
12.1.2 门的优化 465
12.1.3 技术映象 467
12.2 物理设计 469
12.2.1 布局 469
12.2.2 布线 470
12.2.3 静态时序分析 471
12.3 小结 472
参考文献 472
部分习题答案 474
*附录A Verilog参考资料
附录B 辅导教材1—使用Quartus II
计算机辅助设计软件
附录C 辅导教材2—用Altera
器件实现电路
附录D 辅导教材3—在FPGA
中的物理实现
附录E 商业器件
鄂公网安备 42010302001612号 