Verilog HDL与数字ASIC设计基础

第1章　概述
1.1　EDA技术的发展
1.2　硬件描述语言
1.2.1　HDL的发展
1.2.2　HDL的内容与特点
1.3　可编程逻辑器件与专用集成电路
1.3.1　可编程逻辑器件
1.3.2　专用集成电路
1.3.3　基于IP核复用技术的SOC芯片
1.3.4　FPGA／CPLD与ASIC设计流程
1.4　数字系统设计方法
1.4.1　数字系统的组成
1.4.2　自下而上的设计方法
1.4.3　自上而下的设计方法
1.5　EDA设计工具的选择
思考题和习题一
第2章　Verilog HDL基础
2.1　Verilog HDL的基本语法规则
2.1.1　词法规定
2.1.2　逻辑值集合
2.1.3　常量及其表示
2.1.4　变量的数据类型
2.2　Verilog HDL运算符
2.2.1　算术运算符
2.2.2　相等与全等运算符
2.2.3　逻辑运算符
2.2.4　位运算符
2.2.5　缩位运算符
2.2.6　位拼接运算符
2.2.7　运算符的优先级别
2.3　Verilog HDL程序的基本结构
2.3.1　Verilog HDL程序的基本结构
2.3.2　简单Verilog HDL程序实例
2.4　逻辑功能的仿真与测试
2.4.1　使用QuartusⅡ软件进行仿真
2.4.2　使用ModelSim软件进行仿真
思考题和习题二
第3章　Verilog HDL常甩建模方式
3.1　Verilog HDL结构级建模
3.1.1　多输人门
3.1.2　多输出门
3.1.3　三态门
3.1.4　门级建模设计举例
3.1.5　分层次的电路设计方法简介
3.2　Verilog HDL数据流建模
3.2.1　数据流建模的基本语句
3.2.2　数据流建模举例
3.3　Verilog HDL行为级建模
3.3.1　行为级建模的基本语句
3.3.2　触发器和移位寄存器的建模
3.3.3　计数器的建模
3.3.4　FIFP的建模
3.4　Verilog HDL函数与任务的使用
3.4.1　函数（function）说明语句
3.4.2　任务（task）说明语句
思考题和习题三
第4章　有限状态机设计
4.1　状态机的基本概念
4.1.1　状态机的基本结构及类型
4.1.2　状态机的状态图表示法
4.1.3　状态机的设计步骤
4.2　基于Verilog HDL的状态机描述方法
4.2.1　状态图的建立过程
4.2.2　推荐的状态图描述方法
4.3　状态机设计中的关键技术
4.3.1　状态编码
4.3.2　消除输出端产生的毛刺
4.3.3　使用One-hot编码方案设计状态机
4.4　状态机设计举例
4.4.1　汽车尾灯控制电路设计
4.4.2　十字路口交通灯控制电路设计
4.4.3　串行D／A转换器逻辑控制电路设计
思考题和习题四
第5章　Altera公司的CPLD／FPGA
5.1　可编程逻辑器件综述
5.1.1　PLD发展简史
5.1.2　PLD的表示方法
5.1.3　PLD的与一或阵列结构
5.1.4　与一或阵列实现组合逻辑函数的原理
5.1.5　PLD器件实现时序逻辑电路的基本原理
5.1.6　通用型GAL器件的基本结构
5.2　MAX7000S系列器件结构
5.2.1　Altera公司的产品简介
5.2.2　MAX7000S系列器件结构
5.3　MAX3000A系列器件结构
5.3.1　器件概述
5.3.2　MAX3000A系列器件的结构特点
5.4　FLEX10K系列器件结构
5.4.1　FPGA实现逻辑函数的基本原理
5.4.2　FLEX10K系列器件结构
5.5　Cyclone系列器件结构
5.5.1　功能描述
5.5.2　Cyclone系列器件结构
5.6　MAX Ⅱ系列器件
5.6.1　功能描述
5.6.2　MAX Ⅱ系列器件结构
5.7　FPGA最小系统电路设计
5.7.1　电源电路和LED指示灯电路
5.7.2　复位电路
5.7.3　外部时钟振荡电路
5.7.4　FPGA的下载配置电路
5.7.5　用户扩展接口
5.7.6　FPGA芯片与各模块的接口电路
思考题和习题五
第6章　Altera FPGA器件的配置
6.1　配置方式与配置过程
6.1.1　配置方式
6.1.2　配置过程
6.2　配置接口电路
6.2.1　主动串行（AS）配置
6.2.2　被动串行（PS）配置
6.2.3　快速被动并行（FPP）配置
6.2.4　被动并行异步（PPA）配置
6.2.5　JTAG配置
6.2.6　配置电路设计注意事项
6.3　FPGA的配置存储器与ByteBlaster Ⅱ下载电缆
6.3.1　FPGA的配置存储器
6.3.2　ByteBlaster Ⅱ下载电缆的使用
6.3.3　ByteBlaster Ⅱ下载电缆的电路原理图
6.4　配置软件的设置与配置文件
6.4.1　配置模式与配置存储器的选择
6.4.2　复用配置引脚的处理
6.4.3　通用配置选项
6.4.4　配置文件
思考题和习题六
第7章　Quartus Ⅱ6.0软件的使用
7.1　设计流程概述
7.2　设计与仿真的过程
7.2.1　使用向导建立新工程
7.2.2　输入设计文件
7.2.3　编译前的设置
7.2.4　编译设计文件
7.2.5　设计项目的仿真验证
7.2.6　应用RTL观察器查看电路图
7.3　引脚分配与器件编程
7.3.1　引脚分配
7.3.2　器件编程
7.4　Altera宏功能模块的使用
7.4.1　嵌入式锁相环ALTPLL宏功能模块的调用
7.4.2　嵌入式LPM＿FIFO宏功能模块的调用
思考题和习题七
第8章　数字电路与系统的设计实例
8.1　篮球竞赛30秒定时器设计与实现
8.1.1　定时器的功能要求
8.1.2　设计分析
8.1.3　逻辑设计
8.1.4　设计实现
8.2　多位LED显示器的动态扫描译码电路设计
8.2.1　功能要求
8.2.2　设计分析
8.2.3　逻辑设计
8.2.4　设计实现
8.3　CPLD与矩阵式键盘接口电路的设计
8.3.1　接口电路的功能要求
8.3.2　接口电路的分析
8.3.3　接口电路的逻辑设计
8.4　多功能数字钟电路的分层次设计
8.4.1　数字钟的功能要求
8.4.2　设计分析
8.4.3　数字钟主体电路逻辑设计
8.4.4　功能扩展电路逻辑设计
8.4.5　多功能数字钟顶层电路设计
8.5　频率计的设计
8.5.1　频率计的功能要求
8.5.2　设计分析
8.5.3　频率计主体电路逻辑设计
8.5.4　频率计顶层电路设计
8.6　DDS函数信号发生器的设计
8.6.1　DDS的功能要求
8.6.2　设计分析
8.6.3　各主要模块的逻辑设计
8.6.4　DDS函数信号发生器顶层设计
第9章　异步串口通信及UART实现
9.1　UART接口实现原理
9.1.1　串行通信的概念
9.1.2　基本的UART通信协议
9.2　UART接口模块的层次化设计
9.2.1　UART接口的功能模块划分
9.2.2　配置文件UART＿INC.H
9.2.3　顶层模块的功能描述UART.V
9.2.4　接收模块的功能描述U＿REC.V
9.2.5　发送模块的功能描述U＿XMIT.V
9.2.6　波特率变换模块的功能描述BAUD.V
9.2.7　微处理器接口模块的功能描述
9.3　对UART接口模块的功能仿真
9.3.1　对接收模块的功能仿真
9.3.2　对发送模块的功能仿真
9.3.3　对波特率变换模块的功能仿真
9.3.4　对微处理器接口模块的功能仿真
9.3.5　对UART接口模块的功能仿真
9.4　逻辑综合与时序仿真
9.5　下载与验证测试
9.5.1　验证系统概述
9.5.2　验证结果
第10章　数字电路与数字系统实验
实验一　基本数字电路设计
实验二　跑马灯电路设计
实验三　有限状态机设计
实验四　多功能数字钟设计
实验五　FPGA与PC串口通信实验
实验六　基于FPGA的DDS信号源设计
实验七　数字频率相位测量仪的设计
附录A　Verilog HDL关键字
附录B　常用EDA软件使用指南
B.1　仿真软件ModelSim 6.0的使用
B.1.1　设计与仿真流程
B.1.2　对层次化设计的仿真
B.1.3　布线后的时序仿真
B.2　逻辑综合软件LeonardoSpectrtim的使用
附录C　Altera DE2开发板的使用说明
C.1　Altera DE2开发板的结构与测试
C.1.1　DE2开发板的结构
C.1.2　DE2开发板的测试
C.2　DE2开发板上FPGA的引脚与其他资源的连接
C.3　FPGA芯片：EP2C35的配置方法
参考文献