数字VLSI芯片设计：使用Cadence和Synopsys CAD工具

定　价：¥59.00

作　者：	（美）布鲁范德著，周润德译
出版社：	电子工业出版社
丛编项：
标　签：	行业软件及应用

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ISBN：	9787121096075	出版时间：	2009-11-01	包装：	平装
开本：	16开	页数：	365	字数：

内容简介

　　本书介绍如何使用Cadence和Synopsys公司的CAD工具来实际设计数字VLSl芯片。读者通过本书可以循序渐进地学习这些CAD工具，并使用这些软件设计出可制造的数字集成电路芯片。本书内容按集成电路的设计流程编排，包括CAD设计平台、电路图输入、Vefil09仿真、版图编辑、标准单元设计、模拟和数模混合信号仿真、单元表征和建库、Vefilog综合、抽象形式生成、布局布线及芯片组装等工具；每一工具的使用都以实例说明，最后给出了一个设计简化MIPS微处理器的完整例子。本书可与有关集成电路设计理论的教科书配套使用，可作为高等院校有关集成电路设计理论类课程的配套教材和集成电路设计实践类课程的教科书，也可作为集成电路设计人员的培训教材和使用手册。

作者简介

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图书目录

第1章引言
1.1　CAD工具流程
1.1.1　定制VLSl及单元设计流程
1.1.2　层次化的单元／模块ASIC流程
1.2　本书的内容
1.3　关于工具的瑕疵问题
1.4　工具设置及执行脚本
1.5　字体使用约定
第2章 Cadence设计平台DFIl及启动命令ICFB
2.1　Cadence设计平台
2.2　启动Cadence
2.3　小结
第3章 Composer原理图输入工具
3.1　启动Cadence建立一个新的工作库
3.2　建立新单元
3.2.1　建立全加器原理图视图
3.2.2　建立加法器符号图
　　3.2.3　用一位全加器组成两位加法器
3.3　晶体管级原理图
3.4　打印原理图
3.4.1　修改后脚本打印文件
3.5　变量、端口和单元的命名规则
3.6　小结
第4章　Verilog仿真
4.1　Composer原理图的Verilog仿真
4.1.1　用Verilog.XL仿真原理图
4.1.2　用NC_Verilog仿真原理图
4.2　Composer工具中的行为级Verilog代码
4.2.1　生成行为级视图
4.2.2　仿真行为级视图
4.3　独立的Verilog仿真
4.3.1　Verilog—XL
4.3.2　NCVerilog
4.3.3　VCS
4.4　Verilog仿真中的时序
4.4.1　行为级与晶体管开关级仿真的比较
4.4.2　行为级逻辑门时序
4.4.3　标准延时格式时序
4.4.4　晶体管时序
4.5　小结
第5章　Virtuos0版图编辑器
5.1　反相器原理图
5.1.1　启动Cadence的icfb
5.1.2　建立反相器原理图
5.1.3　建立反相器符号图
5.2　反相器版图
5.2.1　建立新的版图视图
5.2.2　绘制nil'lOS晶体管
5.2.3　绘制pmos晶体管
5.2.4　用晶体管版图组装反相器
5.2.5　用层次化方法建立版图
5.2.6　Virtuos0命令概要
5.3　打印版图
5.4　设计规则检查
5.4.1　DIVA设计规则检查
5.5　生成提取视图
5.6　版图对照原理图检查
5.6.1　生成模拟提取视图
5.7　单元设计全流程（到目前为止）
5.8　小结
第6章标准单元设计模板
6.1　标准单元几何尺寸说明
6.2　标准单元I／O端口布置
6.3　标准单元晶体管尺寸选择
6.4　小结
第7章　Spectre模拟仿真器
7.1　原理图仿真（瞬态仿真）
7.2　Spectre模拟环境下仿真
7.3　用配置视图仿真
7.4　模拟，数字混合仿真
7.4.1　有关混合模式仿真的结束语
7.5　静态仿真
7.5.1　参数化仿真
……
第8章　单元表征
第9章　Verilog综合　
第10章　抽象生成
第11章　SOC Encounter布局布线
第12章　芯片组装
第13章　设计举例
附录
参考文献
术语表