Verilog HDL应用程序设计实例精讲

Verilog HDL基础知识
　第1章　Verilog HDL语言概述
1.1　HDL概念与发展历史
1.2　Verilog HDL语言特点
1.3　Verilog HDL语言开发流程
1.4　Verilog HDL程序的基本结构
　 1.4.1　模块
　1.4.2　模块调用
　第2章　erilog HDL语法基础
2.1 程序格式
2.2　注释
2.3 间隔符
2.4　数值
2.5 字符串
2.6　标识符
2.7　系统任务和函数
2.8　编译指令
2.9　数据类型
　2.9.1　线网（Net）和变量（Variable）
　 2.9.2　标量（Scalar）与矢量（Vector）
　2.9.3　线网（Net）数据类型
　 2.9.4　变量（Variable）数据类型
　 2.9.5　数组（Array）类型
　 2.9.6　参数
　 2.9.7　名字空间
2.10　表达式
　 2.10.1　操作符
　2.10.2　操作数
　 2.10.3　延迟表达式
　 2.l0.4　表达式的位宽
　2.10.5　有符号表达式
　第3章　行为级建模
3.1　行为级建模的结构
　 3.1.1　过程块结构
　 3.1.2　initial过程块
　 3.1.3　always过程块
3.2 语句块
　3.2.1　顺序语句块（begin—end）
　 3.2.2　并行语句块（fork-join）
　 3.2.3　顺序块和并行块的混合使用
3.3 时间控制
　3.3.1　延时控制
　 3.3.2　边沿触发事件控制
　 3.3.3 电平敏感事件控制（wait语句）
3.4　赋值语句
　3.4.1　过程赋值语句
　 3.4.2　阻塞型赋值语句和非阻塞型赋值语句
　 3.4.3　连续赋值语句和过程连续赋值语句
3.5 分支语句
　3.5.1　if-else条件分史语句
　 3.5.2　case分支控制语句
3.6　循环控制语句
　 3.6.1 forever循环语句
　 3.6.2 repeat循环语句
　 3.6.3 while循环语句
　3.6.4 for循环语句
3.7　任务（task）和函数（function）
　3.7.1任务（task）
　3.7.2 函数（function）
　第4章　结构级建模
　 4.1　模块级建模
　4.1.1　模块的定义
　 4.1.2　模块的端口
　 4.1.3　模块的调用
　4.1.4　在模块调用时对参数值的更改
4.2 门级建模
　 4.2.1 内置基本门级元件
　 4.2.2　用户自定义基本元件（UDP）
　第5章　Verilog HDL语句的综合
5.1 综合概述
　 5.1.1　综合的概念
　 5.1.2　数值集合与数据类型
　5.1.3　储值单元的综合原则
5.2　连续赋值语句的综合
5.3 过程赋值语句的综合
　 5.3.1 阻塞赋值语句
　 5.3.2　非阻塞赋值语句
5.4　逻辑运算符的综合
5.5　算术运算符的综合
　 5.5.1　无符号运算
　　5.5.2　有符号运算
　5.5.3　进位与位宽
　 5.6　关系运算符的综合
　5.7　移位（shiR）运算符综合
　 5.8　位选择综合
　5.9　条件表达式的综合
　 5.10　always语句的综合
　5.11　if语句的综合
　5.12　case语句的综合
　 5.12.1　从case语句综合出锁存器
　 5.12.2 　casez和casex语句的综合
　5.12.3　并行的case语句
　 5.12.4　条件表达式使用常量的case语句
　5.13　锁存器的综合
　 5.14　循环语句的综合
　 5.14.1　静态循环的综合
　 5.14.2　非静态循环的综合
5.15　阻塞和非阻塞赋值
5.16　函数的综合
5.17　任务的综合
5.18　任意值/高阻的综合
　第6章　设计验证
6.1　后综合设计验证
　 6.1.1　基于仿真的验证
　 6.1.2　形式化验证
6.2　面向验证的编码风格
　 6.2.1　功能正确性
　 6.2.2　时序正确性
6.3 定时验证
6.4　时序分析基础
　6.4.1　周期与最大时钟频率
　 6.4.2 时钟建立时间
　　……
　第7章　Verilog HDL代码优化技巧
Verilog HDL应用编程实例
　第8章　组合电路设计实例
　第9章　时序电路设计实例
　第10章　存储器电路设计实例
　第11章　数字通信与控制设计实例
　第12章　数字频率测量设计实例