Xilinx可编程逻辑器件设计技术详解

第1章 可编程逻辑器件设计流程导论1
1.1 设计流程概述1
1.2 设计输入和综合3
1.2.1 层次化设计4
1.2.2 原理图输入4
1.2.3 HDL输入和综合5
1.3 设计实现6
1.4 设计验证8
1.4.1 仿真9
1.4.2 静态时序分析12
1.4.3 电路验证13
1.5 FPGA设计技巧概论13
第2章 可编程逻辑器件设计方法16
2.1 可编程逻辑器件基础16
2.1.1 可编程逻辑器件概述16
2.1.2 可编程逻辑器件的发展历史17
2.2 PLD芯片制造工艺18
2.3 PLD芯片结构19
2.3.1 CPLD原理及结构19
2.3.2 FPGA原理及结构20
2.3.3 CPLD和FPGA比较24
2.3.4 PLD选择原则25
2.4 Xilinx公司芯片简介26
2.4.1 XilinxCPLD芯片介绍26
2.4.2 XilinxFPGA芯片介绍29
2.4.3 XilinxPROM芯片介绍38
第3章 VHDL高级设计技术40
3.1 层次化设计40
3.1.1 层次化设计的优缺点40
3.1.2 在分层设计中使用综合工具41
3.2 数据类型选择42
3.2.1 使用Std_logic（IEEE1164）42
3.2.2 声明端口42
3.2.3 端口声明中的数组43
3.3 混合语言设计44
3.4 if和case语句比较45
3.4.1 if语句设计描述45
3.4.2 case语句设计描述46
3.4.3 避免出现锁存器46
3.5 逻辑结构设计49
3.6 逻辑复制和复用技术49
3.6.1 逻辑复制技术49
3.6.2 逻辑复用（共享）技术50
3.7 控制信号51
3.7.1 全局置位/复位（GSR）52
3.7.2 使用时钟使能引脚代替门控时钟53
3.8 寄存器、锁存器、移位寄存器和RAMs的初始状态54
3.9 有限自动状态机设计55
3.9.1 有限状态机原理55
3.9.2 有限状态机分类55
3.9.3 有限状态机设计58
3.10 例化元件和FPGA原语61
3.10.1 例化FPGA原语61
3.10.2 例化核生成器模块61
3.11 属性和约束62
3.12 全局时钟缓冲64
3.13 高级时钟管理66
3.14 专用的全局置位/复位资源70
3.15 隐含编码70
3.16 输入和输出的实现71
3.17 IOB寄存器和锁存器72
3.18 实现操作符及产生模块77
3.18.1 DSP48中运算符实现和模型生成（Virtex-4和Virtex-5器件）77
3.18.2 在乘法器中操作符实现和模型生成78
3.18.3 计数器中操作符实现和模型生成79
3.18.4 比较器中操作符实现和模型生成80
3.18.5 编码器和解码器中操作符实现和模型生成80
3.19 存储器实现80
3.19.1 块RAM实现81
3.19.2 例化块SelectRAM的编码实例81
3.19.3 推断块SelectRAM83
3.19.4 Virtex-4和Virtex-5中的块SelectRAM83
3.19.5 实现分布式SelectRAM85
3.19.6 实现ROMs87
3.19.7 实现FIFOs89
3.20 实现移位寄存器89
3.20.1 通用移位寄存器89
3.20.2 实现线性反馈移位寄存器（LFSRs）90
3.21 实现多路复用器91
3.22 并行和流水线技术92
3.22.1 并行设计技术92
3.22.2 流水线设计技术93
3.23 同步和异步单元处理技术94
3.23.1 同步单元处理技术94
3.23.2 异步单元处理技术97
第4章 IP核设计技术99
4.1 IP核分类99
4.2 IP核优化100
4.3 IP核生成101
4.4 IP核应用101
4.4.1 数字时钟模块使用101
4.4.2 块RAM存储器使用103
第5章 基于HDL的设计输入107
5.1 软件环境107
5.2 综合工具介绍109
5.3 工程建立109
5.4 设计描述111
5.5 添加设计和检查112
5.6 创建基于HDL的模块113
5.7 IP核产生和例化114
5.7.1 IP核的生成115
5.7.2 IP核的例化116
第6章 基于原理图的设计输入118
6.1 工程建立118
6.2 设计描述119
6.3 创建原理图模块120
6.3.1 原理图编辑器操作120
6.3.2 定义模块符号121
6.3.3 创建模块符号124
6.4 创建状态图模块124
6.4.1 添加状态125
6.4.2 添加迁移126
6.4.3 添加行为127
6.4.4 添加复位条件127
6.4.5 设计输出和添加127
6.5 设计完成128
第7章 设计综合和行为仿真129
7.1 设计综合129
7.1.1 行为综合描述129
7.1.2 基于XST的综合概述130
7.1.3 综合属性的设置130
7.1.4 约束及设计综合的实现139
7.1.5 RTL符号的查看139
7.2 行为仿真的实现140
7.2.1 生成测试向量140
7.2.2 基于Modelsim行为仿真实现143
7.2.3 基于ISE行为仿真实现147
第8章 设计实现和时序仿真150
8.1 实现过程概述及约束150
8.1.1 实现过程概述150
8.1.2 建立约束文件150
8.2 实现属性参数设置151
8.2.1 实现属性设置步骤151
8.2.2 翻译属性选项152
8.2.3 映射属性选项153
8.2.4 布局布线属性158
8.2.5 映射后静态时序报告属性161
8.2.6 布局布线后静态时序报告属性161
8.2.7 仿真模型属性163
8.2.8 Xplorer属性165
8.3 创建分区166
8.4 创建时序约束167
8.5 设计翻译167
8.6 设计约束168
8.6.1 设计约束概述168
8.6.2 时序约束169
8.6.3 引脚和面积约束174
8.7 设计映射及时序分析178
8.7.1 设计映射178
8.7.2 使用时序分析评估块延迟180
8.8 布局布线及验证181
8.8.1 布局布线流程181
8.8.2 布局布线的实现182
8.8.3 布局布线验证183
8.8.4 布局后时序评估184
8.8.5 改变分区HDL185
8.9 功耗分析186
8.9.1 启动功耗分析器186
8.9.2 XPower的操作流程187
8.9.3 简易的功耗分析方法189
8.10 时序仿真实现192
8.10.1 时序仿真概述192
8.10.2 使用ModelSim进行时序仿真193
8.10.3 使用ISE仿真器进行时序仿真197
第9章 设计下载200
9.1 可编程逻辑器件配置接口200
9.1.1 主串行模式201
9.1.2 主SPI模式202
9.1.3 主BPI模式204
9.1.4 主并行模式205
9.1.5 从并行模式205
9.1.6 从串行模式205
9.1.7 JTAG配置模式206
9.2 配置属性208
9.2.1 通用选项208
9.2.2 配置选项209
9.2.3 启动选项211
9.2.4 回读选项212
9.3 创建配置数据213
9.3.1 配置属性设置213
9.3.2 创建PROM文件214
9.4 下载实现216
9.4.1 下载环境216
9.4.2 下载实现216
9.4.3 JTAG诊断221
9.4.4 建立SVF文件222
第10章 ChipScopePro调试工具225
10.1 ChipScopePro调试工具概述225
10.2 ChipScopePro核描述227
10.2.1 ICON核227
10.2.2 ILA核227
10.2.3 VIO核230
10.2.4 ATC2核230
10.2.5 IBERT核231
10.3 ChipScopePro核插入器使用232
10.3.1 ISE中插入器使用232
10.3.2 ChipScopePro核插入器特性233
10.3.3 片内逻辑分析仪的使用248
第11章 PlanAhead工具及应用274
11.1 PlanAhead工具概述274
11.2 I/O引脚分配275
11.2.1 创建PinAhead工程275
11.2.2 输入和分析I/O端口列表277
11.2.3 创建和配置I/O端口278
11.2.4 创建I/O端口接口279
11.2.5 布局I/O端口279
11.2.6 运行DRC和WASSO分析283
11.2.7 输出I/O配置285
11.3 导入网表的设计286
11.3.1 创建新工程286
11.3.2 查看芯片资源和时钟域289
11.3.3 查看逻辑网表的层次291
11.3.4 使用新网表和约束更新工程292
11.4 设计分析和研究297
11.4.1 显示设计统计信息297
11.4.2 运行DRC298
11.4.3 运行WASSO分析299
11.4.4 查看逻辑层次300
11.4.5 研究原理图内的逻辑301
11.4.6 修改设计时序约束303
11.4.7 导入和分析ISE实现结果305
11.4.8 导入和分析Trce时序结果306
11.5 分割设计308
11.5.1 分割和布局顶层设计308
11.5.2 调整视图选项310
11.5.3 拆分和布局较低级物理块311
11.5.4 察看设计时钟域313
11.5.5 显示绑定网络的内容313
11.5.6 调整物理块的布局和大小313
11.6 实现设计314
11.6.1 运行ExploreAhead来配置和启动运行314
11.6.2 检查ExploreAhead结果316
11.6.3 同时启动多个布局规划317
11.6.4 输出布局规划用于实现317
11.7 平面布局调整318
11.7.1 分析ISE结果来调整平面布局318
11.7.2 使用连接显示来识别到布局规划的逻辑320
11.7.3 锁住关键逻辑322
11.7.4 为减少阻塞创建额外的物理块324
11.7.5 查看改善布局规划的结果330