EDA技术实用教程（第四版）

第1章 EDA技术概述
　　1.1 EDA技术及其发展
　　1.2 EDA技术实现目标
　　1.3 硬件描述语言Verilog HDL
　　1.4 其他常用HDL
　　1.5 HDL综合
　　1.6 自顶向下的设计技术
　　1.7 EDA技术的优势
　　1.8 EDA设计流程
　　1.8.1 设计输入(原理图／HDL文本编辑)
　　1.8.2 综合
　　1.8.3 适配
　　1.8.4 时序仿真与功能仿真
　　1.8.5 编程下载
　　1.8.6 硬件测试
　　1.9 ASIC及其设计流程
　　1.9.1 ASIC设计简介
　　1.9.2 ASIC设计一般流程简述
　　1.10 常用EDA工具
　　1.10.1 设计输入编辑器
　　1.10.2 HDL综合器
　　1.10.3 仿真器
　　1.10.4 适配器
　　1.10.5 下载器
　　1.11 QuartusⅡ概述
　　1.12 IP核
　　1.13 EDA技术发展趋势管窥
　　习题
　　
　　第2章 FPGA与CPLD的结构原理
　　2.1 PLD概述
　　2.1.1 PLD的发展历程
　　2.1.2 PLD分类
　　2.2 简单PLD结构原理
　　2.2.1 逻辑元件符号表示
　　2.2.2 PROM结构原理
　　2.2.3 PLA结构原理
　　2.2.4 PAL结构原理
　　2.2.5 GAL结构原理
　　2.3 cPLD的结构原理
　　2.4 FPGA的结构原理
　　2.4.1 查找表逻辑结构
　　2.4.2 Cyclone III系列器件的结构原理
　　2.5 硬件测试
　　2.5.1 内部逻辑测试
　　2.5.2 JFAG边界扫描
　　2.5.3 嵌入式逻辑分析仪
　　2.6 大规模PLD产品概述
　　2.6.1 Lattlce公司的PLD器件
　　2.6.2 Xilinx公司的PLD器件
　　2.6.3 Altera公司的PLD器件
　　2.6.4 Actel公司的PLD器件
　　2.6.5 Altera的FPGA配置方式
　　2.7 CPLD／FPGA的编程与配置
　　2.7.1 CPLD在系统编程
　　2.7.2 FPGA配置方式
　　2.7.3 FPGA专用配置器件
　　2.7.4 使用单片机配置FPGA
　　2.7.5 使用CPLD配置FPGA
　　习题
　　
　　第3章 Vorilog设计入门
　　3.1 组合电路的venlog描述
　　3.1.1 2选l多路选择器及其Verilog描述
　　3.1.2 4选l多路选择器及其case语句表述方式
　　3.1.3 4选1多路选择器及其数据流描述方式
　　3.1.4 4选1多路选择器及其if语句描述方式
　　3.1.5 加法器及其Verilog描述
　　3.2 时序模块及其Vernog表述
　　3.2.1 边沿触发型触发器及其Verilog表述
　　3.2.2 电平触发型锁存器及其Verilog表述
　　3.2.3 含异步复位，时钟使能型触发器及其Verilog表述
　　3.2.4 同步复位型触发器及其Verilog表述
　　3.2 5异步复位型锁存器及其Verilog表述
　　3.2.6 Verilog的时钟过程表述的特点和规律
　　3.2.7 异步咕序模块的Vefilog表述
　　3.3 二进制计数器及其Veillog设计
　　3.3.1 4位二进制计数器及其Venlog表述
　　3.3.2 功能更全面的计数器设计
　　习题
　　
　　第4章 EDA工具应用初步
　　4.1 硬件逻辑电路的一般设计和测试流程
　　4.1.1 编辑和输入设计文件
　　4.1.2 创建工程
　　4.1.3 全程编译前约束项目设置
　　4.1.4 全程综合与编译
　　4.1.5 仿真测试
　　4.1.6 RTL图观察器应用
　　4.2 引脚锁定与硬件测试
　　4.2.1 引脚锁定
　　4.2.2 编译文件下载
　　4.2.3 AS直接编程模式
　　4.2.4 rFAG间接编程模式
　　4.2.5 USB-Blastr编程配置器件使用方法
　　4.2.6 图形方式设置引脚锁定
　　4.2.7 利用引脚属性定义方式锁定引脚
　　4.3 嵌入式逻辑分析仪使用方法
　　4.4 编辑signalTapⅡ的触发信号
　　4.5 原理图编辑输入设计流程
　　4.5.1基于原理图的层次化设计流程
　　4.5.2 应用宏模块设计频率计
　　4.5.3 宏模块逻辑功能查询
　　4.6 keeD属性应用
　　4.7 slgnal Pmbe使用方法
　　4.8 Set Ungs设置
　　4.9 Fltter Semngs项设置
　　4.10 HDL版本设置及Anaiysis＆syndlesis功能
　　4.11 功能块chipP1anner应用
　　4.11.1 chipPlanner应用流程说明
　　4.11.2 chipPlarlner说明
　　4.11.3 利用changeManager检测底层逻辑
　　4.12 Synplify的应用及接口方法
　　4.12.1 Synplify使用流程
　　4.12.2 Synplify与QuartusⅡ接口
　　习题
　　实验与设计
　　4-1 计数器设计实验
　　4-2 多路选择器设计实验
　　4-3 8位全加器设计实验
　　4-4 原理图输入法设计频率计
　　4-5 十六进制7段数码显示译码器设计
　　4-6 数码扫描显示电路设计
　　
　　第5章 Verilog设计深入
　　5.1 过程中的两类赋值语句
　　5.1.1 阻塞式赋值
　　5.1.2 非阻塞式赋值
　　5.1.3 深入认识阻塞赋值和非阻塞式赋值的特点
　　5.2 过程结构总结
　　5.3 移位寄存器设计
　　5.3.1 含同步预置功能的移位寄存器设计
　　5.3.2 模式可控的移位寄存器设计
　　5.3.3 使用移位操作符设计移位寄存器
　　5.4 乘法器设计及相关语句应用
　　5.4.1 参数定义关键词parameter
　　5.4.2 整数型寄存器类型定义
　　5.4.3 for语句用法
　　5.4.4 repeat语句用法
　　5.4.5 while语句用法
　　5.4.6 Verilog循环语句的特点
　　5.5 if语句一般用法
　　5.6 三态与双向端口设计
　　5.6 1三态控制电路设计
　　5.6.2 双向端口设计
　　5.6.3 三态总线控制电路设计
　　5.7 模可控计数器设计
　　5.7.1 同步加载模型设计
　　5.7.2 异步加载模型设计
　　5.7.3 异步清0加载模型设计
　　5.7 4同步清0加载模型设计
　　5.8 半整数与奇数分频电路设计
　　5.9 Verilog的描述风格
　　5.9.lRTL描述
　　5.9.2 行为描述
　　……
　　第6章 EDAI具应用深入
　　第7章 系统设计优化
　　第8章 有限状态机设计技术
　　第9章 Verilog语言规则
　　第10章 Verilog行为仿真
　　第11章 SOPC系统开发技术
　　附录 EDA开发系统使用简介
　　主要参考文献