SystemVerilog数字系统设计

第1章　序言
　1．1　现代数字设计
　1．2　使用硬件描述语言进行设计
　　1．2．1　设计自动化
　　1．2．2　什么是SystemVerilog　
　　1．2．3　什么是VHDL
　　1．2．4　仿真
　　1．2．5　综合
　　1．2．6　可重用性
　　1．2．7　验证
　　1．2．8　设计流程
　　1．3　CMOS技术
　　1．3．1　逻辑门
　　1．3．2　ASIC(专用集成电路)和FPGA(现场可编程门阵列)
　1．4　可编程逻辑
　1．5　电气属性
　　1．5．1　噪声容限
　　1．5．2　扇出
　总结
　参考资料
　练习题
第2章　组合逻辑设计
　2．1　布尔代数
　　2．1．1　值
　　2．1．2　操作符
　　2．1．3　逻辑门的真值表
　　2．1．4　布尔代数的定律
　　2．1．5德摩根定理
　　2．1．6　香农扩展定理
　2．2　逻辑门
　2．3　组合逻辑设计
　　2．3．1　逻辑最小?
　　2．3．2　卡诺图
　2．4　时序
　2．5　数字码
　　2．5．1　整数
　　2．5．2　定点数
　　2．5．3　浮点数
　　2．5．4文字数字字符
　　2．5．5　格雷码
　　2．5．6奇偶校验位
　总结
　参考资料
　练习题
第3章　使用SystemVerilog门模型描述的组合逻辑　
　3．1　模块和文件
　3．2　标识符、空格和注释
　3．3　基本门模型
　3．4　简单的网表
　3．5　逻辑值
　3．6　连续赋值语句
　　3．6．1　SystemVerilog操作符
　3．7　延迟
　3．8　参数
　3．9　测试平台
　总结
　参考资料
　练习题
第4章　组合逻辑构件
　4．1　多路选择器
　　4．1．1　2选1多路选择器
　　4．1．2　4选1多路器
　4．2　译码器
　　4．2．1　2到4译码器
　　4．2．2参数化的译码器
　　4．2．3　七段译码器
　4．3优先编码器
　　4．3．1　无关项和唯一性问题
　4．4　加法器
　　4．4．1　功能模型
　　4．4．2　逐位进位加法器
　?4．4．3　任务
　4．5奇偶校验器
　4．6　三态缓冲器
　　4．6．1　多值逻辑
　4．7　组合逻辑块的测试平台
　总结
　参考资料
　练习题第5章　时序逻辑块的SystemVerilog模型第6章　同步时序设计第7章　复杂时序系统的设计第8章　测试平台的编写第9章　SystemVerilong的仿真第10章　SystemVerilong的综合第11章　数字系统的测试第12章　可测试性设计第13章　异步时序电路设计第14章　与模拟电路的接口附录A　SystemVerilog与Verilog的关系部分练习题的参考答案参考文献