Verilog HDL数字系统设计入门与应用实例

第1章 第四十节 绪论
　1.1 第四十节 EDA技术
　1.2 第四十节 数字系统的设计
　1.3 第四十节 思考与练习
　
第2章 第四十节 可编程逻辑器件
　2.1 第四十节 可编程逻辑器件概述
　2.2 第四十节 CPLD的结构和工作原理
　2.3 第四十节 FPGA的结构和工作原理
　2.4 第四十节 主流FPGA/CPLD产品
　2.5 第四十节 FPGA/PLD的设计流程
　2.6 第四十节 FPGA与CPLD的对比
　2.7 第四十节 思考与练习
　
第3章 第四十节 QuartusI
　3.2 第四十节 QuartusII9.1 管理器
　3.3 第四十节 设计输入
　3.4 第四十节 设计处理
　3.5 第四十节 层次设计
　3.6 第四十节 基于宏功能模块的设计
　3.7 第四十节 思考与练习
　
第4章 第四十节 ModelSim6.5 仿真软件
　4.1 第四十节 概述
　4.2 第四十节 ModelSim6.5 使用举例
　4.3 第四十节 思考与练习
　
第5章 第四十节 Verilog硬件描述语言
　5.1 第四十节 VerilogHDL概述
　5.2 第四十节 VerilogHDL的模块结构
　5.3 第四十节 VerilogHDL的基本语法
　5.4 第四十节 VerilogHDL的基本语句
　5.5 第四十节 VerilogHDL的描述风格
　5.6 第四十节 数字电路的仿真
　5.7 第四十节 综合实例
　5.8 第四十节 思考与练习
　
第6章 第四十节 组合逻辑电路设计
　6.1 第四十节 编码器和译码器
　6.2 第四十节 数据选择器
　6.3 第四十节 加法器
　6.4 第四十节 乘法器
　6.5 第四十节 其他组合逻辑电路
　6.6 第四十节 综合实例
　6.7 第四十节 思考与练习
　
第7章 第四十节 时序逻辑电路设计
　7.1 第四十节 触发器
　7.2 第四十节 锁存器和寄存器
　7.3 第四十节 移位寄存器
　7.4 第四十节 分频器
　7.5 第四十节 计数器
　7.6 第四十节 其他时序逻辑电路
　7.7 第四十节 综合实例
　7.8 第四十节 思考与练习
　
第8章 第四十节 有限状态机的设计
　8.1 第四十节 有限状态机概述
　8.2 第四十节 有限状态机的设计要点
　8.3 第四十节 有限状态机设计实例
　8.4 第四十节 思考与练习
　
第9章 第四十节 数字系统设计实例
　9.1 第四十节 数字跑表的设计
　9.2 第四十节 交通灯控制器的设计
　9.3 第四十节 自动售货机的设计
　9.4 第四十节 ADC0809采样控制模块的设计
　9.5 第四十节 可控脉冲发生器的设计
　9.6 第四十节 思考与练习
　
第10章 第四十节 基于FPGA的数字系统设计实例
　10.1 第四十节 基于FPGA的多功能数字钟的设计
　10.2 第四十节 基于FPGA的信号发生器的设计
　10.3 第四十节 基于FPGA的密码锁的设计
　10.4 第四十节 思考与练习
附录A第四十节 VerilogHDL关键字（IEEEStd1364-1995）
附录B第四十节 VerilogHDL关键字（IEEEStd1364-2001）
附录C第四十节 Verilog-2001语法结构
附录D第四十节 Verilog-2002语法结构
参考文献