Xilinx FPGA\CPLD设计初级教程

上篇 础内容
第1章 PLD概述
1.1 PLD发展历程
1.2 PLD器件的分类
1.3 简单的PLD器件结构
1.4 FPG／CPLD的基本概念
1.4.1 基于乘积项的CHD结构和原理
1.4.2 基于查找表的FPGA结构和原理
习题1第2章 Xilinx的FPGA／CPLD芯片介绍
2.1 FPGA芯片介绍
2.1.1 Virtex系列
2.1.2 Spartan系列
2.2 CHLD芯片介绍
习题2第3章 Verilog HDL语言基础知识
3.1 Verilog HDL简介
3.1.1 硬件描述语言HDL
3.1.2 Venlog HDL的历史
3.1.3 Verilog HDL语言与C语言的比较
3.2 Venlog HDL模块的基本结构
3.3 Vefilog HDL语言规范
3.4 Verilog HDL语言中的常量和变量
3.4.1 常量
3.4.2 符号常量
3.4.3 变量
3.5 Verilog HDL语言中的运算符
3.5.1 算术运算符
3.5.2 位运算符
3.5.3 逻辑运算符
3.5.4 关系运算符
3.5.5 等式运算符
3.5.6 移位运算符
3.5.7 条件运算符
3.5.8 位拼接运算符
3.5.9 缩减运算符
3.6 Verilog HDL语言中的块语句和赋值语句
3.6.1 块语句
3.6.2 赋值语句
3.7 过程语句
3.7.1 initial语句
3.7.2 always语句
3.8 条件语句
3.8.1 if-else语句
3.8.2 case语句
3.9 循环语句
3.9.1 forever语句
3.9.2 repeat语句
3.9.3 while语句
3.9.4 for语句
3.10 task和function说明语句
3.10.1 task说明语句
3.10.2 function说明语句
3.11 系统任务和函数
3.11.1 系统任务$display和$write
3.11.2 系统任务$monitor
3.11.3 系统函数$time和$realtime
3.11.4 系统任务$stop和$finish
3.11.5 系统任务$readmemb和$readmemh
3.11.6 系统函数$random
3.12 编译预处理
3.12.1 宏定义define
3.12.2 文件包含处理include
3.12.3 时间尺度timescale
习题3第4章 Verilog HDL程序的描述方式
4.1 门级结构描述
4.1.1 Verilog HDL内置元件的介绍
4.1.2 门级结构描述实例
4.2 行为描述
4.3 数据流描述
4.4 混合描述
习题4第5章 常用数字电路的设计技巧
5.1 锁存器的产生
5.2 D触发器的妙用
5.2.1 毛刺的消除
5.2.2 系统工作频率的提高
5.3 优化的有限状态机设计
5.4 按键抖动的消除方法
习题5第6章 FPGA器件的全局时钟资源的使用
6.1 全局时钟资源的使用方法
6.2 含有CLKDLL模块的全局时钟资源调用
6.3 含有DCM模块的全局时钟资源调用
习题6第7章 微控制器PiCOBIaze介绍
7.1 PicoBlaze处理器概述
7.2 PicoBlaze处理器软件包介绍
7.3 PicoBlaze处理器结构分析
习题7下篇 实验案例
实验一 LED循环流水灯显示
实验二 按键消抖
实验三 键控走马灯
实验四 音符演奏器
实验五 数码管循环计数器
实验六 数码管蛇形显示
实验七 数字秒表一
实验八 数字秒表二
附录1 基于BASYS的实验指导——LED循环流水灯显示
附录2 EZBoard CPLD板卡介绍
F2.1 系统概述
F2.2 套件各部分详细说明
F2.2 .1 主芯片——Xilinx XC95144XL-10TOG100C
F2.2.2 电源部分
F2.2.3 LED
F2.2.4 7段4位数码管
F2.2.5 拨码开关
F2.2.6 按键
F2.2.7 蜂鸣器
F2.2.g扩展接口
F2.2.9 时钟电路
F2.2.10 CPLD JTAG
参考文献