SystemVerilog是21世纪电子设计师必须掌握的最重要的语言之一,因为它是设计和验证复杂电子系统核心芯片的重要手段。由马克编写的这本《SystemVerilog数字系统设计(影印版)》是用SystemVerilog语言设计并验证数字系统的基本概念和具体方法。在介绍基本语法的基础上,阐述了如何用SystemVerilog构成数字电路、组件和系统,以及应该如何使用SystemVerilog搭建测试平台,并对设计进行验证。《System Verilog数字系统设计(影印版)》既适合作电子、自动化和计算机专业本科生和研究生的教科书,也适合已经掌握Verilog和VHDL硬件描述语言的工程师使用。