Verilog程序设计与EDA

绪论  0.1  关于VerilogHDL  0.2  关于EDA第1章  VerilogHDL的基本结构与描述方式  1.1  基本结构  1.2  描述方式  思考与习题第2章  VerilogHDL的基本要素  2.1  标识符（identifier）  2.2  格式与注释  2.3  数据  2.4  数据类型  2.5  操作符  2.6  系统函数和系统任务  2.7  编译预处理指令  思考与习题第3章  VerilogHDL的基本语句  3.1  赋值语句  3.2  块语句  3.3  条件语句  3.4  循环语句  3.5  结构说明语句  3.6  行为描述语句  3.7  内置门语句  3.8  内置开关语句  3.9  用户定义原语UDP  3.10  force强迫赋值语句  3.11  specify延迟说明块  3.12  关于verilog-2001新增的一些特性  3.13  关于Verilog-2005  思考与习题第4章  组合电路设计  4.1  简单组台电路设计  4.2  复杂组合电路设计  思考与习题第5章  时序电路设计  5.1  简单时序电路设计  5.2  复杂时序电路设计  思考与习题第6章  仿真测试程序设计  6.1  用VerilogHDL设计仿真测试程序  6.2  用ABEL-HDL设计仿真测试向量  思考与习题第7章  组合电路设计实例  7.1  编码器  7.2  译码器  7.3  数据选择器  7.4  数据分配器  7.5  数值比较器  思考与习题第8章  时序电路设计实例  8.1  序列检测器  8.2  脉冲分配器  8.3  8路抢答器  8.4  数字跑表  8.5  交通灯控制系统  8.6  以2递增的变模计数器  8.7  定时器的Verilog编程实现  8.8  ATM信元的接收及空信元的检测系统  8.9  点阵汉字显示系统  思考与习题第9章  EDA开发软件  9.1  Xilinx公司的EDA开发软件  9.2  Lattice公司的EDA开发软件  思考与习题附录1  Verilog关键字附录2  Nexys3DDigilent技术支持附录3  Nexys3开发板参考文献