Xilinx All Programmable Zynq-7000 SoC设计指南

第1篇  Zynq-7000体系结构
第1章 可编程SoC设计导论 19
1.1 可编程SoC系统设计基础 19
1.1.1 软核及硬核处理器 19
1.1.2 可编程SoC技术的发展 20
1.1.3 可编程SoC系统技术特点 21
1.1.4 可编程SoC设计流程 21
1.1.5 可编程SoC开发工具 23
1.2 Xilinx Zynq平台导论 28
1.2.1 Xilinx Zynq平台功能 28
1.2.2 处理系统PS特性 30
1.2.3 可编程逻辑PL特性 35
1.2.4 互联特性及描述 37
1.2.5 Zynq信号、接口和引脚 39
1.3 Zynq平台设计方法学 46
1.3.1 使用PL实现软件算法的优势 46
1.3.2 设计PL加速器 47
1.3.3 PL加速限制 47
1.3.4 降低功耗 48
1.3.5 实时减负 49
1.3.6 可重配置计算 49
第2章 AMBA协议规范 50
2.1 AMBA规范导论 50
2.2 AMBA APB规范 51
2.2.1AMBA APB写传输 51
2.2.2AMBA APB读传输 52
2.2.3 AMBA APB错误响应 53
2.2.4操作状态 54
2.2.5AMBA3 APB信号 54
2.3 AMBA AHB规范 56
2.3.1 AMBA AHB结构 56
2.3.2 AMBA AHB操作 58
2.3.3 AMBA AHB传输类型 60
2.3.4 AMBA AHB猝发操作 61
2.3.5 AMBA AHB传输控制信号 64
2.3.6 AMBA AHB地址译码 66
2.3.7 AMBA AHB从设备传输响应 67
2.3.8 AMBA AHB数据总线 70
2.3.9 AMNA AHB传输仲裁 71
2.3.10 AMBA AHB分割传输 76
2.3.11 AMBA AHB复位 79
2.3.12 关于AHB数据总线的位宽 79
2.3.13 AMBA AHB接口设备 80
2.4 AMBA AXI4规范 11
2.4.1 AMBA AXI4概述 错误!未定义书签。
2.4.2 AMBA AXI4功能 11
2.4.3 AMBA AXI4互联结构 20
2.4.4 AXI4-Lite功能 22
2.4.5 AXI4-Stream功能 23
第2篇 Zynq-7000体系结构
第3章 Zynq-7000应用处理单元 27
3.1 应用处理单元 27
3.1.1 基本功能 27
3.1.2 系统级视图 29
3.2 Cortex-A9处理器 30
3.2.1 中央处理器 30
3.2.2 L1高速缓存 33
3.2.3 存储器管理单元 34
3.2.4 接口 37
3.2.5 NEON 38
3.2.6 性能监视单元 39
3.3 侦听控制单元 39
3.3.1 地址过滤 39
3.3.2 SCU主设备端口 40
3.4 L2高速缓存 40
3.4.1 互斥 L2-L1高速缓存配置 42
3.4.2 高速缓存替换策略 43
3.4.3 高速缓存锁定 43
3.4.4 使能/禁止 L2高速缓存控制器 44
3.4.5 RAM访问延迟控制 45
3.4.6 保存缓冲区操作 45
3.4.7 在Cortex-A9和L2控制器之间的优化 46
3.4.8 预取操作 47
3.4.9 编程模型 48
3.5 片上存储器 48
3.5.1 片上存储器结构 48
3.5.2 片上存储器功能 50
3.6 APU接口 57
3.6.1 PL协处理接口 57
3.6.2 中断接口 60
3.7 APU内的TrustZone 60
3.7.1 CPU安全过渡 61
3.7.2 CP15寄存器访问控制 61
3.7.3 MMU安全性 62
3.7.4 L1缓存安全性 62
3.7.5 安全异常控制 63
3.7.6 CPU调试 TrustZone访问控制 63
3.7.7 SCU寄存器访问控制 63
3.7.8 L2缓存中的TrustZone支持 63
3.8 应用处理单元复位 64
3.8.1 复位功能 64
3.8.2 复位后的APU状态 65
3.9 功耗考虑 65
3.9.1 待机模式 66
3.9.2 在L2控制器内的动态时钟门控 66
3.10系统地址分配 66
3.10.1 地址映射 66
3.10.2 系统总线主设备 68
3.10.3 I/O外设 68
3.10.4 SMC存储器 69
3.10.5 SLCR寄存器 69
3.10.6 杂项PS寄存器 70
3.10.7 CPU私有总线寄存器 70
3.11 中断 70
3.11.1 中断环境 71
3.11.2 中断控制器的功能 72
3.11.3 编程模型 76
3.12 定时器 77
3.12.1 CPU私有定时器和看门狗定时器 77
3.12.2 全局定时器 78
3.12.3 系统看门狗定时器 79
3.12.4 三重定时器/计数器 81
3.12.5 I/O信号 84
3.13 DMA控制器 85
3.13.1 DMA控制器结构及特性 85
3.13.2 DMA控制器功能 89
3.13.3 外部信号 99
3.13.4．寄存器描述 101
3.13.5．用于管理器和命令的指令集参考 102
3.13.6 编程模型参考 103
3.13.7 编程限制 109
3.13.8 DMAC IP配置选项 111
第4章 Zynq-7000可编程逻辑资源 112
4.1 Zynq-7000可编程逻辑资源特性 112
4.2 可编程逻辑资源功能 114
4.2.1 CLB，Slice和LUT 114
4.2.2 时钟管理 114
4.2.3 块RAM 115
4.2.4 数字信号处理-DSP Slice 116
4.2.5 输入/输出 117
4.2.6 低功耗串行收发器 118
4.2.7 PCI-E模块 119
4.2.8 XADC（模拟-数字转换器） 120
4.2.9 配置 120
第5章 系统互连结构 122
5.1 系统互连功能及特性 122
5.1.1 数据路径 124
5.1.2 时钟域 125
5.1.3 连接性 126
5.1.4 AXI ID 127
5.5.5 寄存器概述 128
5.2 服务质量 128
5.2.1 基本仲裁 128
5.2.2 高级QoS 128
5.2.3 DDR端口仲裁 129
5.3 AXI_HP接口 129
5.3.1 AXI_HP接口结构及特点 129
5.3.2 接口数据宽度 133
5.3.3 交易类型 134
5.3.4 命令交替和重新排序 135
5.3.5 性能优化总结 135
5.4 AXI_ACP接口 136
5.5 AXI_GP接口 137
5.6 AXI信号总结 137
5.7 PL接口选择 139
5.7.1 使用通用主设备端口的Cortex-A9 140
5.7.2 通过通用主设备的PS DMA控制器（DMAC） 141
5.7.3 通过高性能接口的PL DMA 142
5.7.4 通过AXI ACP的PL DMA 143
5.7.5 通过通用AXI从（GP）的PL DMA 144
第6章 系统公共资源特性及功能 145
6.1 时钟子系统 145
6.1.1 时钟系统结构及功能 145
6.1.2 CPU时钟域 147
6.1.3 时钟编程实例 148
6.1.4 时钟系统内生成电路结构 149
6.2 复位子系统 153
6.2.1 复位系统结构和层次 154
6.2.2 启动流程 155
6.1.3 复位的结果 156
第7章 Zynq调试和测试子系统 158
7.1 JTAG和DAP子系统 158
7.1.1 JTAG和DAP系统功能描述 160
7.1.2 JTAG和DAP系统I/O信号 162
7.1.3 编程模型 163
7.1.4 ARM DAP控制器 164
7.1.5 跟踪端口接口单元TPIU 165
7.1.6 Xilinx TAP控制器 165
7.2 CoreSight系统结构及功能 166
7.2.1 CoreSight结构 166
7.2.2 CoreSight功能 167
第8章 Zynq平台的启动和配置 172
8.1 Zynq平台启动和配置功能 172
8.2 外部启动要求 173
8.3 BootROM 175
8.3.1 BootROM功能 175
8.3.2 BootROM头部 178
8.3.3 启动设备 180
8.3.4 BootROM多启动和启动分区查找 184
8.3.5 调试状态 186
8.3.6 BootROM后状态 187
8.4 器件配置接口 189
8.4.1 器件配置接口功能 191
8.4.2 器件配置流程 193
8.4.3 PL配置 196
8.4.4 寄存器集合 197
第9章 Zynq平台主要外设模块 199
9.1 DDR存储器控制器 199
9.1.1 DDR存储器控制器接口及功能 200
9.1.2 AXI存储器端口接口 202
9.1.3 DDR核交易调度器 204
9.1.4 DDRC仲裁 204
9.1.5 DDR控制器PHY 206
9.1.6 DDR初始化和标定 206
9.1.7 纠错码 207
9.2 静态存储器控制器 208
9.2.1 静态存储器控制器接口及功能 209
9.2.2 静态存储器控制器和存储器的信号连接 210
9.3 四-SPI Flash控制器 212
9.3.1 四-SPI Flash控制器功能 213
9.3.2 四-SPI控制器反馈时钟 216
9.3.3 四-SPI Flash控制器接口 216
9.4 SD/SDIO外设控制器 218
9.4.1 SD/SDIO控制器功能 219
9.4.2 SD/SDIO控制器传输协议 221
9.4.3 SD/SDIO控制器接口信号连接 223
9.5 通用输入输出控制器 225
9.5.1 通用输入输出GPIO接口及功能 226
9.5.2 通用输入输出GPIO中断功能 227
9.6 USB主机、设备和OTG控制器 229
9.6.1 USB控制器接口及功能 230
9.6.2 USB主机操作模式 233
9.6.3 USB设备操作模式 235
9.6.4 USB OTG操作模式 238
9.7 吉比特以太网控制器 239
9.7.1 吉比特以太网控制器接口及功能 240
9.7.2 吉比特以太网控制器接口编程向导 242
9.7.3 吉比特以太网控制器接口信号连接 246
9.8 SPI控制器 248
9.8.1 SPI控制器的接口及功能 249
9.8.2 SPI控制器时钟设置规则 251
9.9 CAN控制器 252
9.9.1 CAN控制器接口及功能 252
9.9.2 CAN控制器操作模式 255
9.9.3 CAN控制器消息保存 256
9.9.4 CAN控制器接收过滤器 256
9.9.5 CAN控制器编程模型 257
9.10 UART控制器 260
9.10.1 UART控制器接口及功能 261
9.11 I2C控制器 264
9.11.1 I2C速度控制逻辑 265
9.11.2 I2C控制器的功能和工作模式 265
9.12 ADC转换器接口 268
9.12.1 ADC转换器功能 269
9.12.2 ADC命令格式 269
9.12.3 供电传感器报警 270
9.13 PCI-E接口 271
第10章 Zynq平台描述规范 273
10.1 Zynq平台文件描述规范功能集 273
10.2 微处理器硬件规范 273
10.2.1 通用微处理器硬件规范 274
10.2.2 AXI系统微处理器硬件规范 275
10.2.3 Zynq-7000系统微处理器规范实例 276
10.3 微处理器外设规范 280