Verilog HDL数字系统设计原理与实践

目录
前言
第1章数字系统设计概述
1.1引言
1.2模拟电路和数字电路
1.2.1模拟信号和数字信号
1.2.2模数转换
1.2.3模拟电路和数字电路
1.3数字电路设计
1.3.1数字电路与系统
1.3.2数字电路设计流程
1.4硬件描述语言
1.5习题和思考题
第2章数字电路基础
2.1变量和函数
2.2基本逻辑关系
2.2.1逻辑与
2.2.2逻辑或
2.2.3逻辑反
2.3逻辑门和数字电路
2.3.1晶体管
2.3.2逻辑门
2.3.3逻辑电路的表示
2.4布尔代数和卡诺图
2.4.1布尔代数
2.4.2最小项的定义及其性质
2.4.3卡诺图法化简逻辑函数
2.5CMOS逻辑门电路
2.5.1NMOS逻辑门
2.5.2CMOS逻辑门
2.6设计实现
2.6.1标准芯片
2.6.2可编程逻辑器件
2.6.3全定制芯片、标准单元和门阵列
2.7习题和思考题
第3章Verilog HDL硬件描述语言
3.1基本概念
3.1.1模块
3.1.2空白和注释
3.1.3关键字
3.1.4标识符
3.2数据类型
3.2.1四值逻辑系统
3.2.2线网和变量
3.2.3有符号和无符号数
3.3层次化设计
3.3.1设计方法学
3.3.2模块实例
3.3.3端口连接规则
3.4门级描述
3.4.1多输入门
3.4.2多输出门
3.4.3三态门
3.4.4门阵列实例
3.5任务和函数
3.5.1任务
3.5.2函数
3.5.3任务和函数的区别
3.5.4设计实例：格雷码计数器
3.6可重用设计
3.6.1宏定义
3.6.2条件编译
3.6.3参数
3.7习题和思考题
第4章组合逻辑电路设计
4.1组合逻辑电路
4.2连续赋值语句
4.3组合逻辑always块
4.4Verilog HDL操作符
4.4.1表达式
4.4.2操作数
4.4.3操作符
4.4.4操作符优先级
4.5if语句
4.5.1基本语法
4.5.2设计实例
4.6case语句
4.6.1基本语法
4.6.2设计实例
4.7决策树
4.7.1full case和parallel case
4.7.2优先结构路由网络
4.7.3并列结构路由网络
4.8组合逻辑电路设计实例
4.8.1有符号加法器
4.8.2移位器
4.8.3三态逻辑
4.8.4浮点数加法器
4.8.5组合逻辑乘法器
4.9设计优化
4.9.1操作符共享
4.9.2布局相关的电路
4.9.3功能共享
4.10组合逻辑电路的设计要点
4.10.1组合逻辑电路设计的常见错误
4.10.2组合逻辑电路设计规则
4.11组合逻辑电路Testbench
4.11.1仿真逻辑的构成
4.11.2组合逻辑电路Testbench实例
4.12习题和思考题
第5章规则时序逻辑电路设计
5.1时序逻辑电路
5.1.1时序逻辑电路结构及工作过程
5.1.2时序逻辑电路的描述
5.2基本存储元件
5.2.1D锁存器
5.2.2D触发器
5.2.3寄存器和寄存器文件
5.3规则时序逻辑电路设计实例
5.3.1计数器
5.3.2移位寄存器
5.3.3线性反馈移位寄存器
5.3.4同步 FIFO
5.4循环语句
5.4.1for循环语句
5.4.2while语句
5.5生成语句
5.5.1循环生成语句
5.5.2条件生成语句
5.5.3case生成语句
5.6时序逻辑电路Testbench
5.7设计陷阱
5.7.1阻塞赋值和非阻塞赋值
5.7.2组合逻辑环
5.7.3异步信号的误用
5.7.4门控时钟的误用
5.7.5导出时钟的使用
5.8习题和思考题
第6章有限状态机设计原理
6.1有限状态机
6.1.1米利状态机和摩尔状态机
6.1.2边沿检测电路
6.1.3米利状态机和摩尔状态机的比较
6.2状态转换图和算法状态机图
6.2.1状态转换图
6.2.2算法状态机图
6.3有限状态机的时序
6.4状态赋值
6.4.1未用状态的处理
6.4.2状态赋值对电路的影响
6.4.3超前输出电路
6.5有限状态机的实现
6.5.1代码风格
6.5.2Verilog HDL状态赋值
6.5.3两段式always块
6.5.4多段式always块
6.5.5一段式always块
6.6设计实例
6.6.1序列检测器
6.6.2键盘扫描电路
6.6.3仲裁电路
6.6.4BCD码余3码转换电路
6.7习题和思考题
第7章有限状态机设计实践
7.1轨道车控制器
7.1.1问题描述
7.1.2轨道车运行方向输出信号
7.1.3开关位置输出信号
7.1.4传感器输入信号
7.1.5设计实现
7.2飞机起落架控制器
7.2.1问题描述
7.2.2设计实现
7.3存储器控制器
7.3.1SRAM读写时序
7.3.2SRAM控制器数据通道
7.3.3SRAM控制器控制通道
7.4通用异步收发器UART
7.4.1接收模块
7.4.2发送模块
7.5习题和思考题
第8章时序分析基础
8.1组合逻辑电路的传播延迟
8.1.1组合逻辑电路传播延迟的定义
8.1.2传播延迟产生的后果
8.1.3传播延迟的计算
8.2时序逻辑电路的传播延迟
8.2.1引脚到引脚延迟路径
8.2.2输入到寄存器数据输入延迟路径
8.2.3时钟到输出延迟路径
8.2.4寄存器到寄存器延迟路径
8.2.5时序逻辑电路的最高工作频率
8.2.6建立时间和保持时间的调整
8.3提高电路的最高工作频率
8.4调整电路的建立时间和保持时间
8.5同步电路的时序分析方法
8.5.1建立时间和最高工作频率
8.5.2保持时间
8.5.3输出相关的时序参数
8.5.4输入相关的时序参数
8.6带有时钟偏斜情况的时序分析
8.6.1时钟偏斜对同步设计的影响
8.6.2时钟偏斜对于建立时间和最高时钟频率的影响
8.6.3时钟偏斜对保持时间约束的影响
8.7习题和思考题
第9章数据通道设计原理
9.1数据通道
9.2寄存器传输级设计
9.2.1算法
9.2.2数据流模型
9.2.3寄存器传输级设计
9.3FSMD设计原理
9.3.1寄存器传输操作
9.3.2数据通道
9.3.3控制通道
9.4FSMD设计
9.4.1ASMD图
9.