数字电子与EDA技术

目录
第1章 数字电子系统分析与设计基础
1.1数字信号与数字电路
1.1.1模拟信号与数字信号
1.1.2数字电路与模拟电路的区别及联系
1.2数制及转换
1.2.1十进制
1.2.2二进制
1.2.3十六进制
1.2.4不同进制之间的相互转换
1.3逻辑运算与逻辑代数
1.3.1逻辑运算及其表示方法
1.3.2逻辑代数的定理和定律
1.3.3逻辑函数的代数化简法
1.4逻辑函数的卡诺图化简法
1.4.1逻辑函数的最小项表达式
1.4.2用卡诺图化简逻辑函数
1.5二进制数的算术运算
1.5.1无符号二进制数的算术运算
1.5.2有符号二进制数的表示及加减法运算
1.6二进制编码
1.6.1二-十进制码
1.6.2格雷码
1.6.3 ASCII码
1.7数字系统设计与EDA技术概述
1.7.1数字系统设计及设计方法的发展
1.7.2 EDA技术的含义及主要内容
习题与思考题
第2章 逻辑门电路
2.1高低电平与脉冲信号
2.2基于二极管和三极管的简单逻辑门电路
2.2.1二极管与门和二极管或门电路
2.2.2三极管非门电路
2.3TTL门电路
2.3.1基本TTL与非门的工作原理
2.3.2TTL与非门的技术参数
2.3.3标准TTL集成逻辑门的改进系列及参数
2.4 MOS管门电路
2.4.1 MOS管及其开关特性
2.4.2 CMOS反相器
2.4.3 CMOS管与非门电路和CMOS管或非门电路
2.4.4 CMOS集成逻辑门的种类及参数
2.5三态门及应用
2.5.1三态门的结构及工作原理
2.5.2三态门的应用
2.6 OC门、OD门及应用
2.6.1 OC门的电路结构
2.6.2 OD门的电路结构
2.7逻辑电平接口转换
2.7.1数字逻辑电平
2.7.2 TTL门电路与CMOS管门电路的接口
2.7.3 OC门和OD门的电平转换应用
2.8施密特触发特性与抗干扰设计
习题与思考题
第3章 组合逻辑电路分析、设计及应用
3.1组合逻辑电路的分析
3.2组合逻辑电路的设计
3.2.1单输出组合逻辑电路的设计
3.2.2多输出组合逻辑电路的设计
3.3组合逻辑电路中的竞争冒险
3.3.1产生竞争冒险的原因及判断
3.3.2消除竞争冒险的方法
3.3.3卡诺图在组合逻辑电路竞争冒险中的应用
3.4编码器与译码器
3.4.1编码器
3.4.2译码器
3.5数据选择器与数据分配器
3.5.1数据选择器
3.5.2数据分配器
3.6数值比较器
3.6.1数值比较器的工作原理
3.6.2集成数值比较器
3.7算术运算电路
3.7.1加法运算电路
3.7.2减法运算电路
3.7.3项目讨论：用译码器或数据选择器设计两位乘法器
习题与思考题
第4章 存储器、锁存器与触发器
4.1双稳态存储器
4.1.1基本双稳态存储电路
4.1.2基本RS锁存器
4.2锁存器
4.2.1 RS锁存器
4.2.2 D锁存器
4.2.3项目讨论：请用锁存器设计绝对公平的8路抢答器电路
4.3触发器
4.3.1 D触发器及应用
4.3.2项目讨论：请用触发器设计绝对公平的8路抢答器电路
4.3.3 JK触发器
4.3.4 T触发器
4.3.5锁存器、触发器与寄存器
4.4半导体存储器
4.4.1随机存取存储器及非易失性存储器
4.4.2半导体存储器的基本结构及访问
4.4.3基于半导体存储器的组合逻辑电路设计
习题与思考题
第5章 可编程逻辑器件原理及典型产品
5.1 PLD概述
5.1.1 PLD的特点及可编程的核心原理
5.1.2 PLD的发展历程及分类
5.1.3 PLD的主要厂商
5.1.4 PLD的电路符号表示
5.2 PLD的结构及工作原理
5.2.1从PROM到PLA
5.2.2 PAL经GAL到乘积项结构CPLD
5.2.3基于查找表的PLD的工作原理简介
5.3Intel-PSG的PLD产品及开发
5.3.1 Intel-PSG的PLD产品编程与配置
5.3.2 Intel-PSG的PLD及应用基础
习题与思考题
第6章 基于Verilog HDL数字系统设计基础
6.1基于HDL进行数字系统设计概述
6.2 Verilog HDL的模块结构及语句
6.3 Verilog HDL的数值表示及变量数据类型
6.3.1 Verilog HDL的数值表示
6.3.2 Verilog HDL的变量数据类型
6.4 Verilog HDL的三种建模方式
6.4.1结构化描述方式
6.4.2数据流描述方式
6.4.3行为描述方式
6.4.4项目讨论：基于Verilog HDL设计简易的算术逻辑单元
6.5典型组合逻辑电路的Verilog HDL描述
6.5.1完整的条件语句是描述组合逻辑电路的基本前提
6.5.2通用译码器设计
6.5.3数码管显示译码器设计
6.5.4数据选择器设计
6.5.5优先编码器设计
6.5.6利用任务和函数语句对组合逻辑电路进行结构化描述
6.6时序逻辑电路的Verilog HDL描述
6.6.1锁存器的Verilog HDL描述
6.6.2项目讨论：请基于Verilog HDL用锁存器设计绝对公平的8路抢答器电路
6.6.3触发器的Verilog HDL描述与过程赋值语句
6.6.4项目讨论：请基于Verilog HDL用触发器设计绝对公平的8路抢答器电路
6.6.5不完整条件时序逻辑电路描述进阶
6.7 Verilog HDL的循环语句与乘法器设计
6.7.1 Verilog HDL的循环语句与组合式乘法器
6.7.2存储器查表乘法器
6.8双向端口与存储器设计
6.8.1双向端口描述
6.8.2基于寄存器数组定义存储器
6.8.3 SRAM型存储器设计
6.8.4基于AB、DB和CB接口的ROM设计
习题与思考题
第7章 时序逻辑电路的分析与设计
7.1时序逻辑电路
7.1.1时序逻辑电路及分类
7.1.2同步时序逻辑电路的构成、输出特点及分类
7.2时序逻辑电路的分析
7.2.1同步时序逻辑电路分析实例
*7.2.2异步时序逻辑电路分析实例
7.3同步时序逻辑电路的设计
7.3.1同步时序逻辑电路的设计方法
7.3.2同步时序逻辑电路中的异步时钟（信号）同步化技术
7.4同步时序逻辑电路的工作参数
7.4.1触发器的数据输出延时
7.4.2时钟到达时间、时钟偏斜和数据到达时间
7.4.3触发器的建立时间和保持时间
7.4.4建立时间裕量、保持时间裕量、数据需求时间和最小时钟周期
7.4.5竞争冒险处理
7.5基于VerilogHDL的有限状态机设计
7.5.1有限状态机思想
7.5.2有限状态机的状态编码及安全设计
7.5.3有限状态机的Verilog HDL描述方法
7.6典型同步时序逻辑功能电路——计数器
7.6.1计数器的一般设计方法及结构
7.6.2MSI计数器芯片及模控制原理
7.6.3项目讨论：基于MSI计数器芯片设计模可设置计数器
7.6.4基于Verilog HDL的通用计数器设计与描述
7.6.5基于Verilog HDL描述分频器和PWM波形发生器
7.7典型同步时序逻辑功能电路——移位寄存器与移位型计数器
7.7.1移位寄存器
7.7.2 8位双向移位寄存器的Verilog HDL描述
7.7.3项目讨论：带两级锁存的串入-并出移位寄存器74HC595的描述
7.7.4移位型计数器
7.8基于MSI的同步时序逻辑电路设计
7.8.1基于MSI进行同步时序逻辑电路设计的方法
7.8.2序列信号发生器的设计
7.8.3项目讨论：1110010××××序列发生器的设计
*7.9定时器作为协处理器的有限状态机设计
*7.10算法状态机图与带有数据通道的有限状态机描述
习题与思考题
第8章 D/A与A/D转换器及其应用
8.1 D/A与A/D转换器概述
8.2 D/A转换器原理
8.2.1权电阻网络D/A转换器原理
8.2.2模拟开关的原理及应用
8.2.3 R-2R T型电阻网络D/A转换器
8.2.4电流输出型D/A转换器
8.2.5 D/A转换器的主要技术指标及选型依据
8.2.6基于TL431的基准电压源设计
8.3 DAC8032及其应用
8.3.1 D/A转换器芯片——DAC0832
8.3.2 DAC0832的应用
8.4 A/D转换器原理
8.4.1并联比较型A/D转换器
8.4.2计数型A/D转换器
8.4.3逐次比较型A/D转换器
8.4.4双积分型A/D转换器
8.4.5 A/D转换器的主要性能指标
8.5逐次比较型A/D转换器——ADC0809
8.5.1 ADC0809简介
8.5.2 ADC0809的接口时序及状态机操控
习题与思考题
第9章 波形产生电路
9.1 555集成电路
9.1.1 555集成电路的电路结构与功能
9.1.2用555集成电路实现施密特触发特性
9.2单稳态触发电路
9.2.1用CMOS管门电路组成的微分型单稳态触发电路
9.2.2积分型单稳态触发电路
9.2.3用555集成电路组成的单稳态触发电路
9.2.4单稳态触发电路的触发连续性
9.3多谐振荡器
9.3.1用门电路组成的多谐振荡器
9.3.2用施密特触发门电路构成波形产生电路
9.3.3用555集成电路组成的多谐振荡器
9.3.4 CMOS石英晶体振荡器
9.4 DDS波形发生原理及正弦波信号发生器设计
9.4.1 DDS工作原理
9.4.2 Verilog HDL信号发生器设计
习题与思考题
附录A CMOS 和TTL逻辑门电路的技术参数
附录B常用74系列门电路速查表
附录C可综合Verilog HDL语法速查
附录D常用逻辑符号对照表
参考文献