数字通信同步技术的MATLAB与FPGA实现：Altera/Verilog版（第2版）

第1章　同步技术的概念及FPGA基础 （1）
1．1　数字通信中的同步技术 （1）
1．2　同步技术的实现方法 （3）
1．2．1　两种不同的实现原理 （3）
1．2．2　常用的工程实现途径 （4）
1．3　FPGA概念及其在信号处理中的应用 （5）
1．3．1　基本概念及发展历程 （5）
1．3．2　FPGA的结构和工作原理 （7）
1．3．3　FPGA在数字信号处理中的应用 （14）
1．4　Altera器件简介 （15）
1．5　Verilog HDL语言简介 （17）
1．5．1　HDL语言简介 （17）
1．5．2　Verilog HDL的特点 （18）
1．5．3　Verilog HDL的程序结构 （19）
1．6　FPGA开发工具及设计流程 （20）
1．6．1　Quartus II开发套件 （20）
1．6．2　ModelSim仿真软件 （23）
1．6．3　FPGA的设计流程 （25）
1．7　MATLAB软件 （28）
1．7．1　MATLAB简介 （28）
1．7．2　MATLAB工作界面 （28）
1．7．3　MATLAB的特点及优势 （29）
1．7．4　MATLAB与Quartus II的数据交互 （30）
1．8　FPGA开发板CRD500 （31）
1．8．1　CRD500简介 （31）
1．8．2　CRD500典型应用 （33）
1．9　小结 （33）
第2章　FPGA实现数字信号处理基础 （35）
2．1　FPGA中数的表示 （35）
2．1．1　莱布尼兹与二进制 （35）
2．1．2　定点数表示 （36）
2．1．3　浮点数表示 （37）
2．2　FPGA中数的运算 （40）
2．2．1　加/减法运算 （40）
2．2．2　乘法运算 （43）
2．2．3　除法运算 （45）
2．2．4　有效数据位的计算 （45）
2．3　有限字长效应 （48）
2．3．1　字长效应的产生因素 （48）
2．3．2　A/D转换器的字长效应 （49）
2．3．3　数字系统运算中的字长效应 （50）
2．4　FPGA中的常用运算处理模块 （52）
2．4．1　加法器模块 （52）
2．4．2　乘法器模块 （54）
2．4．3　除法器模块 （57）
2．4．4　浮点数运算模块 （58）
2．4．5　滤波器模块 （59）
2．5　小结 （61）
第3章　锁相环原理及应用 （63）
3．1　锁相环的原理 （63）
3．1．1　锁相环的模型 （63）
3．1．2　锁定与跟踪的概念 （64）
3．1．3　锁相环的基本性能要求 （65）
3．2　锁相环的组成 （66）
3．2．1　鉴相器 （66）
3．2．2　环路滤波器 （67）
3．2．3　压控振荡器 （68）
3．3　锁相环的动态方程 （68）
3．3．1　非线性相位模型 （68）
3．3．2　线性相位模型 （70）
3．3．3　锁相环的传递函数 （71）
3．4　锁相环的性能分析 （72）
3．4．1　暂态信号响应 （72）
3．4．2　锁相环的频率响应 （74）
3．4．3　锁相环的稳定性 （77）
3．4．4　非线性跟踪性能 （78）
3．4．5　锁相环的捕获性能 （80）
3．4．6　锁相环的噪声性能 （81）
3．5　锁相环的应用 （83）
3．5．1　锁相环的两种跟踪状态 （83）
3．5．2　调频解调器 （84）
3．5．3　调相解调器 （84）
3．5．4　调幅信号的相干解调 （85）
3．5．5　锁相调频器 （85）
3．5．6　锁相调相器 （86）
3．6　小结 （86）
第4章　载波同步的FPGA实现 （88）
4．1　载波同步的原理 （88）
4．1．1　载波同步的概念及实现方法 （88）
4．1．2　锁相环的工作方式 （89）
4．2　锁相环的数字化模型 （90）
4．2．1　数字鉴相器 （90）
4．2．2　数字环路滤波器 （91）
4．2．3　数字控制振荡器 （92）
4．2．4　数字锁相环动态方程 （93）
4．3　输入信号建模与仿真 （94）
4．3．1　工程实例需求 （94）
4．3．2　输入信号模型 （95）
4．3．3　输入信号的MATLAB仿真 （96）
4．4　载波同步环的参数设计 （99）
4．4．1　总体性能参数设计 （100）
4．4．2　数字鉴相器设计 （101）
4．4．3　环路滤波器及数控振荡器设计 （104）
4．5　载波同步环的FPGA实现 （106）
4．5．1　顶层模块的Verilog HDL实现 （106）
4．5．2　IIR滤波器的Verilog HDL实现 （108）
4．5．3　环路滤波器的Verilog HDL实现 （112）
4．5．4　载波同步环的FPGA实现 （114）
4．6　载波同步环的仿真测试 （115）
4．6．1　测试激励的Verilog HDL设计 （115）
4．6．2　单载波输入信号的仿真测试 （117）
4．6．3　调幅输入信号的仿真测试 （121）
4．6．4　关于载波同步环参数的讨论 （123）
4．7　载波同步环的板载测试 （125）
4．7．1　硬件接口电路 （125）
4．7．2　板载测试程序 （126）
4．7．3　板载测试验证 （129）
4．8　小结 （130）
第5章　抑制载波同步的FPGA实现 （131）
5．1　抑制载波同步的原理 （131）
5．1．1　平方环的工作原理 （131）
5．1．2　同相正交环的工作原理 （132）
5．1．3　判决反馈环的工作原理 （134）
5．2　输入信号建模与仿真 （135）
5．2．1　工程实例需求 （135）
5．2．2　DPSK信号的调制原理及特征 （135）
5．2．3　DPSK信号传输模型及仿真 （137）
5．3　平方环的FPGA实现 （139）
5．3．1　改进的平方环原理 （139）
5．3．2　改进的平方环性能参数设计 （139）
5．3．3　带通滤波器设计 （140）
5．3．4　顶层模块的Verilog HDL实现 （142）
5．3．5　带通滤波器的Verilog HDL实现 （145）
5．3．6　低通滤波器的Verilog HDL实现 （149）
5．3．7　FPGA实现后的仿真测试 （151）
5．4　同相正交环的FPGA实现 （153）
5．4．1　同相正交环性能参数设计 （153）
5．4．2　低通滤波器的Verilog HDL实现 （154）
5．4．3　其他模块的Verilog HDL实现 （155）
5．4．4　顶层模块的Verilog HDL实现 （156）
5．4．5　FPGA实现后的仿真测试 （159）
5．4．6　同相支路的判决及码型变换 （161）
5．5　判决反馈环的FPGA实现 （163）
5．5．1　判决反馈环的性能参数设计 （163）
5．5．2　顶层模块的Verilog HDL实现 （164）
5．5．3　积分判决模块的Verilog HDL实现 （167）
5．5．4　FPGA实现后的仿真测试 （169）
5．6　平方环的板载测试 （171）
5．6．1　硬件接口电路 （171）
5．6．2　板载测试程序 （171）
5．6．3　板载测试验证 （172）
5．7　小结 （173）
第6章　自动频率控制的FPGA实现 （174）
6．1　自动频率控制的概念 （174）
6．2　最大似然频差估计的FPGA实现 （175）
6．2．1　最大似然频差估计的原理 （175）
6．2．2　最大似然频差估计的MATLAB仿真 （177）
6．2．3　最大似然频差估计的FPGA实现方法 （179）
6．3　基于FFT载波频率估计的FPGA实现 （181）
6．3．1　离散傅里叶变换 （181）
6．3．2　FFT算法原理及MATLAB仿真 （183）
6．3．3　FFT核的使用 （186）
6．3．4　输入信号建模与MATLAB仿真 （188）
6．3．5　基于FFT频差估计的Verilog HDL实现 （189）
6．3．6　FPGA实现及仿真测试 （193）
6．4　FSK信号调制/解调原理 （194）
6．4．1　数字频率调制 （195）
6．4．2　FSK信号的MATLAB仿真 （196）
6．4．3　FSK信号的相干解调原理 （199）
6．4．4　AFC环解调FSK信号的原理 （200）
6．5　AFC环的FPGA实现 （202）
6．5．1　AFC环参数设计 （202）
6．5．2　顶层模块的Verilog HDL实现 （204）
6．5．3　鉴频器模块的Verilog HDL实现 （207）
6．5．4　FPGA实现及仿真测试 （208）
6．6　AFC环的板载测试 （209）
6．6．1　硬件接口电路 （209）
6．6．2　板载测试程序 （210）
6．6．3　板载测试验证 （212）
6．7　小结 （213）
第7章　数字锁相法位同步技术的FPGA实现 （214）
7．1　位同步的概念及实现方法 （214）
7．1．1　位同步的概念 （214）
7．1．2　利用滤波法提取位同步信号 （215）
7．1．3　利用数字锁相法提取位同步信号 （216）
7．2　微分型位同步环的FPGA实现 （218）
7．2．1　微分型位同步环的原理 （218）
7．2．2　顶层模块的Verilog HDL实现 （219）
7．2．3　双相时钟模块的Verilog HDL实现 （221）
7．2．4　微分鉴相模块的Verilog HDL实现 （223）
7．2．5　单稳态触发器模块的Verilog HDL实现 （225）
7．2．6　控制及分频模块的Verilog HDL实现 （226）
7．2．7　位同步信号形成及移相模块的Verilog HDL实现 （228）
7．2．8　FPGA实现及仿真测试 （230）
7．3　积分型位同步环的FPGA实现 （232）
7．3．1　积分型位同步环的原理 （232）
7．3．2　顶层模块的Verilog HDL实现 （234）
7．3．3　积分器模块的Verilog HDL实现 （236）
7．3．4　鉴相模块的Verilog HDL实现 （238）
7．3．5　FPGA实现及仿真测试 （239）
7．4　改进型位同步环的FPGA实现 （240）
7．4．1　正交支路积分输出门限判决法 （240）
7．4．2　数字滤波器法的工作原理 （242）
7．4．3　随机徘徊滤波器的Verilog HDL实现 （243）
7．4．4　随机徘徊滤波器的仿真测试 （244）
7．4．5　改进型数字滤波器的工作原理 （245）
7．4．6　改进型数字滤波器的Verilog HDL实现 （246）
7．5　微分型位同步环的板载测试 （249）
7．5．1　硬件接口电路 （249）
7．5．2　板载测试程序 （249）
7．5．3　板载测试验证 （250）
7．6　小结 （251）
第8章　插值算法位同步技术的FPGA实现 （252）
8．1　插值算法位同步技术的原理 （252）
8．1．1　插值算法的总体结构 （252）
8．1．2　内插滤波器的原理及结构 （252）
8．1．3　Gardner定时误差检测算法 （254）
8．1．4　环路滤波器与数控振荡器 （256）
8．2　插值算法位同步技术的MATLAB仿真 （257）
8．2．1　环路滤波器系数的设计 （257）
8．2．2　定时误差检测算法的MATLAB仿真程序 （258）
8．2．3　简化后插值算法位同步技术的仿真 （263）
8．3　插值算法位同步技术的FPGA实现 （266）
8．3．1　顶层模块的Verilog HDL设计 （266）
8．3．2　内插滤波器模块的Verilog HDL设计 （267）
8．3．3　定时误差检测及环路滤波器模块的Verilog HDL设计 （270）
8．3．4　数控振荡器的Verilog HDL设计 （272）
8．3．5　FPGA实现后的仿真测试 （273）
8．4　插值算法位同步环的板载测试 （274）
8．4．1　硬件接口电路 （274）
8．4．2　板载测试程序 （275）
8．4．3　板载测试验证 （276）
8．5　小结 （277）
第9章　帧同步技术的FPGA实现 （278）
9．1　异步传输与同步传输的概念 （278）
9．1．1　异步传输的概念 （278）
9．1．2　同步传输的概念 （279）
9．1．3　异步传输与同步传输的区别 （279）
9．2　起止式同步的FPGA实现 （280）
9．2．1　RS-232串口通信协议 （280）
9．2．2　顶层模块的Verilog HDL实现 （282）
9．2．3　时钟模块的Verilog HDL实现 （283）
9．2．4　串口接收模块的Verilog HDL实现 （285）
9．2．5　串口发送模块的Verilog HDL实现 （287）
9．2．6　FPGA实现及仿真测试 （289）
9．3　帧同步码组及其检测原理 （291）
9．3．1　帧同步码组的选择 （291）
9．3．2　间隔式插入法的检测原理 （293）
9．3．3　连贯式插入法的检测原理 （294）
9．3．4　帧同步过程的几种状态 （295）
9．4　连贯式插入法帧同步的FPGA实现 （296）
9．4．1　实例要求及总体模块设计 （296）
9．4．2　搜索态模块的Verilog HDL实现及仿真 （298）
9．4．3　校核态模块的Verilog HDL实现及仿真 （302）
9．4．4　同步态模块的Verilog HDL实现及仿真 （306）
9．4．5　帧同步的FPGA实现及仿真 （311）
9．5　串口通信的板载测试 （312）
9．5．1　硬件接口电路 （312）
9．5．2　板载测试验证 （313）
9．6　帧同步电路的板载测试 （314）
9．6．1　硬件接口电路 （314）
9．6．2　板载测试程序 （315）
9．6．3　板载测试验证 （317）
9．7　小结 （318）
参考文献 （319）