数字逻辑原理与FPGA设计（第3版）

第1章绪论1
1.1数字时代1
1.1.1模拟信号1
1.1.2数字信号1
1.2数字系统2
1.2.1数字技术的优势2
1.2.2数字逻辑电路3
1.2.3数字系统的组成4
1.2.4典型的数字系统———计算机4
1.2.5数字逻辑的内容及研究方法5
1.3数制及其转换6
1.3.1数制6
1.3.2数制转换7
1.4带符号二进制数的代码表示9
1.5编码12
1.5.1BCD码12
1.5.2格雷码13
1.5.3奇偶校验码13
1.5.4ASCII码14
1.6习题15
第2章逻辑代数基础17
2.1逻辑代数的基本概念17
2.1.1逻辑变量及基本运算17
2.1.2逻辑表达式18
2.1.3逻辑代数的公理18
2.2逻辑函数21
2.2.1逻辑函数的定义21
2.2.2逻辑函数的表示法21
2.2.3复合逻辑23
2.3逻辑函数的标准形式25
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2.3.1最小项及最小项表达式25
2.3.2最大项及最大项表达式27
2.3.3逻辑函数表达式的转换方法28
2.3.4逻辑函数的相等32
2.4逻辑代数的重要定理33
2.4.1重要定理33
2.4.2重要定理与最小项、最大项的关系35
2.5逻辑函数化简36
2.5.1代数化简法36
2.5.2卡诺图化简法37
2.5.3具有任意项的逻辑函数化简42
2.6习题43
第3章组合逻辑电路45
3.1逻辑门电路的外特性45
3.1.1简单逻辑门电路45
3.1.2复合逻辑门电路49
3.1.3逻辑门电路的主要外特性参数51
3.1.4正逻辑与负逻辑53
3.2组合逻辑电路分析54
3.2.1组合逻辑电路的基本特点54
3.2.2分析流程55
3.2.3常用组合逻辑电路分析举例56
3.3组合逻辑电路设计64
3.4设计方法的灵活运用65
3.4.1逻辑代数法66
3.4.2利用无关项简化设计67
3.4.3分析设计法69
3.5组合逻辑电路的险象70
3.5.1险象的产生与分类71
3.5.2险象的判断与消除71
3.6常用组合逻辑电路设计74
3.6.18421码加法器74
3.6.2七段译码器76
3.6.3多路选择器与多路分配器78
3.7习题81
第4章时序逻辑电路分析85
4.1时序逻辑电路模型85
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4.2触发器86
4.2.1基本RS触发器87
4.2.2常用触发器90
4.2.3各类触发器的相互转换95
4.2.4集成触发器的主要特性参数97
4.3同步时序逻辑电路98
4.3.1同步时序逻辑电路描述99
4.3.2同步时序逻辑电路分析103
4.4异步时序逻辑电路107
4.5常用时序逻辑电路109
4.5.1寄存器109
4.5.2计数器113
4.5.3节拍发生器117
4.6习题118
第5章时序逻辑电路设计120
5.1同步时序逻辑电路设计的基本方法120
5.2建立原始状态125
5.3状态化简127
5.3.1状态化简的基本原理127
5.3.2完全定义状态化简方法129
5.4状态编码131
5.4.1确定存储状态所需的触发器个数132
5.4.2用相邻编码法实现状态编码132
5.5确定激励函数及输出方程133
5.5.1选定触发器类型133
5.5.2求激励函数及输出函数133
5.5.3电路的“挂起”及恢复问题134
5.6时序逻辑设计举例136
5.6.1序列检测器设计136
5.6.2计数器设计138
5.6.3基于MSI器件实现任意模值计数器140
5.7习题144
第6章可编程逻辑器件147
6.1概述147
6.1.1可编程逻辑器件的发展历程147
6.1.2可编程逻辑器件分类149
6.1.3可编程逻辑器件的结构150
数字逻辑原理与FPGA设计(第3版)
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6.2简单PLD原理151
6.2.1PLD中阵列的表示方法151
6.2.2PROM153
6.2.3PLA器件155
6.2.4PAL器件156
6.2.5GAL器件156
6.3CPLD158
6.3.1传统CPLD的基本结构158
6.3.2最新CPLD的基本结构158
6.4FPGA159
6.4.1FPGA的基本结构160
6.4.2Altera公司CycloneⅣ系列器件的结构161
6.4.3最新FPGA的基本结构163
6.5习题163
第7章VerilogHDL设计基础166
7.1硬件描述语言简介166
7.1.1概述166
7.1.2HDL语言的特点166
7.1.3VerilogHDL语言与VHDL语言的比较167
7.2VerilogHDL程序的基本语法168
7.2.1VerilogHDL程序结构168
7.2.2VerilogHDL基本语法169
7.2.3VerilogHDL数据流建模176
7.2.4VerilogHDL行为建模177
7.2.5VerilogHDL结构建模179
7.2.6VerilogHDL层次化设计181
7.3VerilogHDL基本语句182
7.3.1选择语句182
7.3.2重复语句184
7.3.3任务和函数语句186
7.4常见组合逻辑电路的VerilogHDL设计189
7.4.1编码器、译码器、选择器189
7.4.2数值比较器192
7.5常见时序逻辑电路的VerilogHDL设计193
7.5.1触发器193
7.5.2锁存器和寄存器195
7.5.3计数器196
7.6有限状态机的VerilogHDL设计198
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7.6.1有限状态机198
7.6.2状态机的设计198
7.6习题203
第8章FPGA设计基础207
8.1EDA技术概述207
8.1.1EDA技术的发展历程207
8.1.2EDA技术的主要内容208
8.1.3EDA技术的发展趋势209
8.2FPGA设计方法与设计流程209
8.2.1基于FPGA的层次化设计方法209
8.2.2基于FPGA技术的数字逻辑系统设计流程211
8.3FPGA设计工具———QuartusⅡ13.1214
8.3.1QuartusⅡ13.1的安装215
8.3.2QuartusⅡ13.1设计流程216
8.4QuartusⅡ13.1设计入门219
8.4.1启动QuartusⅡ13.1219
8.4.2设计输入223
8.4.3编译综合228
8.4.4仿真测试230
8.4.5硬件测试234
8.5习题237
第9章数字逻辑实验指南238
9.1基于原理图输入设计4位加法器238
9.1.1设计提示238
9.1.2QuartusⅡ设计流程238
9.2基于VerilogHDL文本输入设计七段数码显示译码器240
9.2.1设计提示240
9.2.2QuartusⅡ设计流程240
9.3基于混合输入方式的QuartusⅡ设计246
9.3.1设计要求246
9.3.2设计提示246
9.3.3QuartusⅡ设计流程246
9.4基于宏功能模块LPM_ROM的4位乘法器设计249
9.4.1设计提示249
9.4.2QuartusⅡ设计流程250
9.5数字逻辑基础型实验256
实验1多位加法器的FPGA设计256
数字逻辑原理与FPGA设计(第3版)
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实验2译码器的FPGA设计256
实验3计数器的FPGA设计257
实验4100分频十进制加法计数器的FPGA设计258
实验5伪随机信号发生器的FPGA设计258
实验6应用VerilogHDL完成简单组合电路的FPGA设计259
实验7应用VerilogHDL完成简单时序电路的FPGA设计260
实验8基于VerilogHDL语言的4位多功能加法计数器的FPGA设计260
实验9移位运算器的FPGA设计261
实验10循环冗余校验(CRC)模块的FPGA设计264
9.6习题265
第10章数字系统的FPGA设计实践267
10.1数字钟的FPGA设计268
10.1.1设计要求268
10.1.2功能描述268
10.1.3数字钟的层次化设计方案269
10.1.4数字钟的顶层设计和仿真274
10.1.5硬件测试275
10.2乐曲演奏电路FPGA设计277
10.2.1设计要求277
10.2.2原理描述277
10.2.3乐曲硬件演奏电路的层次化设计方案279
10.2.4乐曲硬件演奏电路顶层电路的设计和仿真283
10.2.5硬件测试283
10.3数字系统FPGA设计课题选编284
课题1多功能运算器的FPGA设计284
课题2时序发生器的FPGA设计284
课题3设计一个具有三种信号灯的交通灯控制系统285
课题4设计一个基于FPGA芯片的弹道计时器286
课题5设计一个基于FPGA芯片的汽车尾灯控制器287
课题6数字密码锁的FPGA设计288
课题7电梯控制器的FPGA设计289
课题8自动售饮料控制器的FPGA设计290
课题9出租车自动计费器的FPGA设计290
课题10基于FPGA的信号发生器设计291
参考文献292